Aldec宣布Active-HDL最新版本Active-HDL 7.2於2006年12月11日上市，Active-HDL以Windows為基礎，可支援FPGA/CPLD及ASIC設計輸入及驗證平台，並可支援 VHDL、Verilog、SystemVerilog、SystemC及EDIF等從設計入門至硬體實現完整流程，並能提供所有設計快速之模擬速度。
Aldec宣布Active-HDL最新版本Active-HDL 7.2於2006年12月11日上市，Active-HDL以Windows為基礎，可支援FPGA/CPLD及ASIC設計輸入及驗證平台，並可支援 VHDL、Verilog、SystemVerilog、SystemC及EDIF等從設計入門至硬體實現完整流程，並能提供所有設計快速之模擬速度。
相較以往版本，新版Active-HDL 7.2在效能上有大幅改進及提升，如於SystemC編譯速度加快5倍；Verilog編譯速度加快2倍；VHDL則快了2.5倍，此外，利用SLP技術可提升Verilog模擬速度，從100%加快至150%，此技術同時協助行為層架構者提供實際效能利益，尤其是行為(Behavioral)、路徑 (gate)和計時(Timing)模擬等，透過Active-HDL編譯器(Compiler)可對Verilog及VHDL進行加密 (Encrypted)。
新版改進PLI/VHPI/VPI精靈的圖形化使用者介面，設計流程管理者(Design Flow Manager)也更新功能，並可支援最新合成(Synthesis)、布局與繞線(Place and Route) 及其他供應商的工具，如阿爾卡特(Actel)、Altera、Lattice、Quicklogic及賽靈思(Xilinx)等大廠。
新版同時改善波型檢視器的速度，能輕鬆將畫面放大或縮小，只要按住CTRL鍵並利用滑鼠來回上下的動作即可控制，可儲存之前檢視的畫面，並在2個游標(Cursors)間觀看波型畫面。
Aldec在台總代理鈦思科技表示，新版Active-HDL 7.2增加許多新的產品功能，如簡化設計時的複雜度、提高生產力、加快行為層(Behavioral)速度及EDIF時間模擬速度等。
Aldec網址：www.aldec.com
鈦思科技網址：www.terasoft.com.tw