智原科技近日發表基於聯電40eHV與40LP製程的新一代記憶體編譯器(SRAM compiler)。
智原科技總經理王國雍表示，40奈米將是生命週期很長的製程，而聯電的40奈米製程無論在IP、成本、良率與產能上都相當具競爭力。智原將持續強化40奈米的IP解決方案，相信這個0.213um的記憶體編譯器將可為客戶帶來立即而明顯的效益。
此編譯器結合聯電最新的0.213um儲存單元(bit cell)技術與智原的最佳化記憶體週邊電路設計，可自動輸出具有世界最小儲存單元面積的記憶體區塊，尤其在40eHV製程的版本，可顯著地為行動裝置顯示器驅動IC(MDDI)應用降低成本。
聯電推出40eHV與40LP製程最小的0.213um儲存單元後，智原即推出相對應的SRAM編譯器。相較於原先的0.242um版本，新推出的編譯器在各種不同記憶體大小與架構配置條件下，可縮小記憶體面積達15%~30%。
透過智原最佳化的記憶體週邊電路，可在不影響效能的情況下進一步縮小面積、降低功耗，相較於某些使用相同0.213um儲存單元的客製化記憶體，智原的方案可縮小面積約20%，為Full HD與WQHD顯示器驅動IC等講究SRAM IP面積的應用提供關鍵性的競爭優勢。