DRAM在行動通訊應用中有三個重要趨勢：聚合至較低的工作電壓、需求多晶片解決方案，以及從單一資料傳送率(SDR)至雙重資料傳送率(DDR)速度。記憶體業者正致力於使行動式RAM達成低功耗、小封裝，以及較高的資料傳輸率。在電池驅動的裝置系統中，具備超低功耗與超小晶片封裝的行動式RAM，可用於空間限制嚴格的行動通訊產品中，使用較低的工作電流，以獲得更長的電池壽命。
DRAM在行動通訊應用中有三個重要趨勢：聚合至較低的工作電壓、需求多晶片解決方案，以及從單一資料傳送率(SDR)至雙重資料傳送率(DDR)速度。記憶體業者正致力於使行動式RAM達成低功耗、小封裝，以及較高的資料傳輸率。在電池驅動的裝置系統中，具備超低功耗與超小晶片封裝的行動式RAM，可用於空間限制嚴格的行動通訊產品中，使用較低的工作電流，以獲得更長的電池壽命。
不斷成長和普及化的可攜式消費性和通訊產品，正在挑戰晶片廠商開發的各種解決方案，以滿足對多元化應用快速出現的需求。對手持式裝置來說，為求更長的通話時間和具備多媒體功能，晶片使用電池節能的最佳化是一項重要的條件需求。
現今愈來愈多的功能加至消費性電子中，晶片必須能支援各種新特性，而不影響整體功耗。創新的行動式隨機存取記憶體(Mobile-RAM)即能符合這些需求，並可應用在各種可攜式產品中，包括行動電話、全球衛星定位系統(GPS)、PDA、數位照相機、MP3播放器等。
行動式RAM(圖1)能夠降低高達80%功率消耗，主要視工作條件和系統設計而定，功耗降低的主因是低工作電壓(1.8伏特)和獨特的功率管理特性。對使用者來說，這代表行動裝置充電一次可以使用更長的時間，或可提供更多功能。
行動式DRAM朝向低電壓/高速化發展
動態隨機存取記憶體(DRAM)在行動應用中有三個趨勢：聚合至較低的工作電壓(2.5～1.8伏特)、需求多晶片解決方案，以及從單一資料傳送率(SDR)至雙重資料傳送率(DDR)速度的趨勢。
和以往採用2.5伏特的技術比較，最新的1.8伏特世代可再省下高達40%功耗(圖2)。在預期對最佳成本多晶片解決方案持續增加的需求之下，晶片廠商都提供預先測試好的已知良好晶粒(KGD)產品。為能持續降低功耗以支援更高效能，行動式RAM已從SDR進展到DDR的速度。
目前量產的設計採用110奈米製程推出256Mbit和512Mbit單一和雙資料傳輸率(SDR和DDR)的產品，未來將有全新採用75奈米的低功耗設計，完全運用新低功率75奈米平台的好處，奇夢達目前正在進行此技術的開發工作。與之前的DRAM解決方案比較，在待機狀態時，此平台將省下50%功耗。此外，這些512Mbit的零組件，將讓KGD的客戶選擇SDR或DDR、x16或x32 I/O的架構，並可將晶片以邊緣接片(Edge Pad)的方式打線至整體封裝內。如此可脫離傳統的DRAM配置，結合I/O架構的各種選項，提供客戶在最後多晶片封裝(MCP)時所需的額外彈性，並改進上市時間。
行動記憶體進入多晶片封裝架構
DRAM在行動應用中主要有兩大不同類別：行動式同步動態隨機存取記憶體(Mobile-SDRAM)和類靜態隨機存取記憶體(Pseudo-SRAM, PSRAM)。此處，Mobile-SDRAM延續傳統的DRAM基本架構和協定，而PSRAM則非常不同。在持續整合行動裝置的趨勢之下，此兩類行動記憶體都會進入多晶片封裝架構，以達成最佳化。
行動式SDRAM和PSRAM(例如CellularRAM)都延伸了傳統DRAM功能特性，在低功耗之下工作。第一個延伸的特性，是將自我更新(Self-refresh)電流降低，方式是採用部分陣列自我更新(PASR)以及溫度補償自我更新(TCSR)(圖3)。
採用PASR的想法很單純，因為在某些操作模式下，只需要一部分記憶體即可。因此如果不須更新所有的晶片，只要更新其中一部分在工作中的晶片時，就可利用此種好處。
在行動式RAM中此種執行方式，是延伸模式紀錄器(Mode-register)的功能，來定義須要更新的晶片部分。可以有的選擇是更新全部4個記憶庫(Bank)、兩個記憶庫、1個記憶庫以及1個記憶庫的一部分。
第二個節省功率的特性是溫度補償式的更新。在1個DRAM中，所需的更新時間和溫度有很大的相關性。實驗顯示，溫度每降低10k～15k(絕對溫度)時，資料保存(Retention)時間就會增加一倍。善用此關係的最簡單方式，就是增加使用1個紀錄器(Register)，可採用此方法，在晶片更新時將溫度以程式控制到最高點。
雖然以上所說的特性是降低更新電流，對DRAM來說，還有一個新的功率狀態可將整體功率消耗降至最低，此狀態稱為深度功率下降(DPD)。在DPD中，所有的內部參考點和核心偏壓(Bias)產生器都被關掉。除了時脈致能(CKE)接收器外，所有接收器都可被關掉，不執行更新工作，在DPD時所有資料均將流失。進入DPD狀態的程式控制和其他指令是同步的，而離開此狀態則非同步，因為當時只有CKE接收器在工作。
在DPD狀態時，因為偏壓產生器已關掉，晶片上所有留存電壓均將放電。因此，在離開DPD狀態後，裝置必須完全重新啟動。
降低更新電流以達成節電
行動裝置大部分的時間都處於待機狀態，因此，降低自我更新電流以延長電池壽命是非常重要的。自我更新電流可分為核心電流、周邊電流以及背景電流。背景電流的產生原因主要是洩漏和偏壓系統的直流電流。
假設現今大部分DRAM的核心電壓都經過整流，則在降低核心電流時，其中一個重要參數是位元線(Bit-line)長度。此長度大約是和位元線電容量(Bits/BL)成正比，比較短的位元線會直接降低VAA電流。此外，當位元線訊號更強時，也會增加更新時間。
但降低此電流必須承擔的後果是大幅增加晶粒面積。以一個典型的256Mb裝置來估計，使用傳統的512bits/BL設計方式，將使面積最佳化，對於 256bits/BL來說，面積會增加10%，對128bits/BL來說，則增加30%，這是和電流增益大約為30%的相同長度做比較的結果。此處必須在電流和面積之間取得一個平衡點，而且每一個類型的裝置都須重新做決定。
更新所需時間與溫度密切相關
如前述，所需的更新時間和溫度密切相關。因此可以利用此相關性，將更新時間和使用者可以程式控制的紀錄器中的數值產生關聯。採用的方法是在晶粒上整合一個溫度感應器，感應器的基本原理，是以一個能量間隙(Band Gap)參考點來產生一個固定電流和一個固定電壓。此固定電流被迫通過一個順向偏壓二極體，二極體所需的電壓大約和溫度成正比，其系數為-2mV/K。
固定電壓被加在一個電阻分壓器上，其分壓比例可以做成和溫度無關。因此，可以利用比較二極體電壓和電阻電壓間的關係，而獲得溫度資訊，因為只有二極體電壓和溫度有關。
圖4顯示感應器控制的更新所產生的效果，其結果可在一個256Mbit行動式SDRAM上顯示出來。在溫度上升時，可看到Idd6急速下降。比較背景電流，可看出該電流和溫度是相關的，因為洩漏電流會因溫度升高而增加，不過，此樣品的總體自我更新電流的增加低於20%。此外，圖4亦顯示部分陣列更新的效果，因為如果晶粒上有一部分沒有更新，則Idd6可以大量降低。
採用符合低功率製程降低漏電
對全部待機電流來說，洩漏電流是另一個重要因素，一般來說，洩漏電流可以細分為周邊和核心洩漏電流。要有效限制周邊洩漏電流，採用符合低功率的製程是很重要的。
以DPD方式可防止周邊洩漏，不過也只有在DPD狀態時才會如此。因此，沒有什麼解決方案能夠降低一般的待機電流。在核心洩漏電流部分，選擇使用某些電路可以幫助大量降低洩漏，特別是主字元線驅動器(Master WL Driver)(圖 5)和位元線/字元線短路(BL/WL Shorts)。
假設在典型的陣列架構下，該主字元線驅動器會將主字元線推過此陣列至區段驅動器(Segment Driver)進行最後的解碼。此驅動器可能會是漏電的主要來源，因為它須要在加強後的正增壓字元線高壓(Boosted-positive Word-line High Voltage)和負增壓字元線低壓(Pumped-negative Word-line Low Voltage)之間工作。而本地字元線驅動器(Local WL Driver)並不是很重要，因為在待機時，一個傳統的來源解碼驅動器(Source-decoded Driver)其字元線驅動器(WLDRV)電壓是在低的水準。
因此，在主字元線驅動器中要消除漏電，可利用此已知的待機狀態，因為要讓每一條字元線維持在低壓VLL，在主字元線上的電壓必須維持在高電壓，因此在待機時，bMWL不須要有拉下(Pull-down)路徑。
因此，在驅動器段可加入一個n通道金氧半導體(nMOS)，在待機時再關閉而不會改變待機功能。在前級驅動器(Pre-driver)段亦可採用相同技術，加上一個p通道金氧半導體(pMOS)，在待機時必須輸出一個低電壓。整體解碼器可分用各裝置，因此，此設計的達成不會對面積造成衝擊，採用此方式，可完全消除洩漏電流。
核心漏電的第二個重要因素是位元線/字元線短路電流。在DRAM陣列中的一個位元線/字元線短路可以重覆的方式代替，但是漏電依然是可見的。在現今的作法中，在待機時的字元線一般都在負電壓，因為電流要乘上負壓幫浦的效率，所以會聚集洩漏。洩漏電流從位元線等化網路流入字元線，所以典型解決此洩漏的方式，是在位元線等化網路和感應放大器等化裝置之間加上一個裝置，這些裝置也許會比較弱，一定是n型場效電晶體(nFET)，或更好控制的版本，亦即空乏型 (Depletion Mode)nFET，其源(Source)與閘(Gate)之間的電壓會被一直保持在0伏特。採用空乏型裝置，其洩漏電流純粹由電晶體工程來決定，可被控制至低於10微安培的水準。
行動式RAM資料傳輸率持續飆高
行動式RAM的訴求即在於低功耗、小封裝，以及較高的資料傳輸率。例如奇夢達的SDR和DDR行動式RAM的容量高達512Mbit，2.5伏特和1.8 伏特的供應電壓，速度高達183MHz。業界第一個183MHz雙資料傳輸率同步式行動式RAM(DDR366)的密度為512Mbit，置於一個60球精細間距球形柵陣列(FBGA)封裝，使用電壓為1.8伏特，符合JEDEC DDR標準。
183MHz行動式RAM裝置可滿足行動應用對高頻寬不斷成長的需求，它可支援新的功能特性，例如行動電視等。其366Mbit/s的資料傳輸率，比標準的DDR266 DRAM快30%，採取傳統的BGA封裝即可達到此效能。
在電池驅動的裝置系統中，行動式RAM結合超低功耗與超小晶片封裝，可使用在有空間限制的應用中。行動式RAM充分發揮業者的深溝渠技術，具備的特性包括 TCSR、PASR、DPD和晶片上溫度感應器(On Chip Temperature Sensor, OCTS)，它提供較低的工作電流，可獲得更長的電池壽命。在關鍵應用上包括智慧型手機、GPS系統、手持裝置、MP3播放器、數位相機，以及可攜式媒體播放器等。