隨著通訊市場的快速成長，伴隨而來的是複雜的時脈分佈樹狀結構。時脈樹(clock tree)需要以正確的時域(time domain)精準度，將資料從各個不同功能的設計區塊傳遞至許多節點。
隨著通訊市場的快速成長，伴隨而來的是複雜的時脈分佈樹狀結構。時脈樹(clock tree)需要以正確的時域(time domain)精準度，將資料從各個不同功能的設計區塊傳遞至許多節點。大量的時脈加上這些系統中的眾多節點，設計師須在緊湊、嚴苛、有限的時間內建構這些時序時脈(timing clock)。
目前這些時限都以微微秒(Pico)為單位(Pico等於10的負12次方)。因為訊號須在迅速縮短的時間限制內傳送至眾多節點，設計業者須瞭解元件在建立、加乘及傳遞這些時脈時的特性。此外，現今許多產生與傳遞時脈的產品皆包含PLL(Phase Looked Loop)相位鎖相迴路，使時脈系統變得更複雜。PLL協助設計業者調整過遲或過快的時脈，排除因訊號經過長遠的傳輸距離所產生的信號傳遞延遲 (propagation delay)，並能產生鎖定其參考時脈的不同頻率。
但這些PLL所支援的時脈操控功能亦衍生出PLL的負面影響。其中包括瞭解及允許由PLL時脈處理元件所產生的訊號衰減。雖然PLL對時脈訊號所產生的雜訊無法完全消除，但通常能控制在能容忍的範圍內，協助整體時脈樹的效能超過可接受的底限。
PLL對傳遞時脈產生的雜訊累積後成為訊號抖動(jitter)。在電子詞彙的定義中，訊號抖動是指定規範時脈點(通常為特定電壓的上升或下皆端)與絕對目標點之間的差異。訊號抖動分成2種，一種稱為「short-term jitter」，是根據其從理想位置至鄰近時脈週期的移動點所測量出來的。這個參數通常稱為「Cycle-to-Cycle jitter」。
第2種抖動是在較長的時間所測得。較不貼切的名稱為「Long term Jitter」。一般業界稱之為「long term period jitter」。在這裡，時間的長度(以週期或秒為單位)必須涵蓋取樣事件的整個發生週期，才能產生正確的量測值。
由於無限的位置點可能有無限長的週期，因而須要設定與描述一個特定的量測週期，作為量測事件的時間範圍，以便更精準地定義量測的作業。所設定的週期值通常與特定應用的特定週期中的端點(edge)穩定度有直接關連。
在建構合理規格的時脈樹時，必然會需要依序置入各個PLL時脈處理元件。在這樣的情況下，則要注意這些元件間互動所產生的訊號抖動及時脈樹最終產生的訊號抖動。本文將詳細探討這方面的技術原理及實務。
當工程師面對內含多組串連而成的PLL時脈處理元件的設計時，通常須處理2個資訊來源。一個是RF設計師熟悉的專業領域，這方面涉及有關RF PLL設計的大量資訊，通常涉及混合兩組PLL訊號的電路，產生一組或多組不同的時脈。此外，這類系統通常不像數位設計方案那樣須面對微秒等級的時序限制。在數位時脈領域方面，有大量的理論資訊可供參考，但設計師需要的是實際的資訊或驗證，將複雜的資料轉化成明確的規律，充份發揮其設計時間與資源，開發出性能強固的產品。
本文將舉一個內含5組串接PLL的典型元件所產生的效能作為範例。一般來說並不建議採用5組串連PLL元件的組態，但這樣的組態能突顯這裡探討的主題。在考量PLL型時脈處理元件時，首先要瞭解必須通過的時脈訊號所扮演的角色。圖1顯示一組典型零延遲緩衝元件(Zero Delay Buffer, ZDB)及其他組成元件。
就電子設計而言，最重要是一連串彼此串接的元件，其中包括相位偵測器、錯誤放大器(error amplifier)、電荷汞(charge pump)及迴路濾波器。對於輸入端的參考時脈而言，這些元件就像是第二組低通過濾器(low pass filter)。圖2顯示訊號抖動與頻率轉移函數，及元件的頻寬反應。
圖2為輸入至輸出的轉移函數圖。它顯示流入元件的輸入訊號在頻率上的增益與損耗。應注意的是輸入訊號頻率(本身或在輸入參考訊號之上)會通過元件或被迴路放大器加以放大，並由相位偵測器測出其位階。高於1.5MHz下降(rolloff)上限點的頻率(及複雜波型的頻率元素)會因過濾作業而消減，故當訊號通過這組元件時其強度會被抑制與降低。為分析與解釋PLL時脈處理元件對通過的時脈訊號所產生的各種效應，本文將以3種視圖呈現這些時脈在陸續經過各位階 (stage)時所產生的雜訊。
首先是時域視圖(Frequency domain view)。運用一套展頻分析儀觀察功率與頻率的相對關係，及在系統中所產生的雜訊。
接下來觀察的是長時間的訊號抖動視圖，觀察輸出時脈長時間的走向及週期性變化與頻率之間的相對關係。
這組量測將運用一套時序間隔分析儀 (Timing Interval Analy-zer, TIA)測出發生率(數量)與頻率之間的關係。
第3個是調變視圖(Modulation Domain View)，將看到cycle-to-cycle (C-C)或在一段中等長度的連續週期時間內鄰近週期頻率的變化量。這個視圖顯示脈衝或即時頻率(jitter)間的關係，及在一段中等週期時間內的變化狀況。所採用的零組件有200 pSec C-C 訊號抖動以及1MHz PLL迴路頻寬的特性。圖3～圖8顯示的是頻域視圖。元件的迴路頻寬略高於1 MHz圖2的結果。
圖中曲線的波型數值顯示參考時脈在第一階段的基本能量(energy content)。應注意的是參考載波的兩側呈現相當平坦雜訊曲線。載波曲線的寬度與斜率與頻譜分析儀的影像與解析度頻寬設定有關。這裡將著重參考時脈曲線兩側的雜訊分佈平坦度與各階間的變化狀況。
在圖2中PLL時脈元件在時域中扮演輔助(second order)低通過濾器。圖3～圖8則進一步證明這點。觀察每個連續位階的頻譜內容時，可以清楚看到在迴路過濾器通過頻帶(passband)時的雜訊，隨著連續的位階中逐漸傳遞與放大。事實上，在第2位階及後段的輸出中可以清楚看到，通過這些位階的頻譜能量皆達到高峰。通頻(passband)曲線端點的小幅高峰可參照圖2的相關資料。第二項注意的焦點為元件帶通(bandpass)之外的雜訊平坦段(noise floor)。注意到即使經過5個位階後，相較下它仍接近波型振幅的輸入訊號(頂端與底部)值。
從此視圖可以觀察到元件事實上扮演參考頻率附近頻率的低通過濾器。低頻(接近載波)能量及訊號元素能輕易通過元件。這意謂這個低頻能量將效能轉化為低頻訊號，而輸入頻率的緩慢移動或移位，在經過各個位階時會被傳遞或放大。能控制的是其最終振幅(與一位階參考輸入訊號的頻率差)，幾乎只與元件的頻寬有關連，且能在時脈樹的各位階之間加以抑制。第2個視圖可以看到長期或長時間的訊號抖動視圖。在圖9～圖14中則可以看到在較長的時間內訊號抖動在各位階之間的分佈情形。
圖9～圖14中顯示的是時序間隔分析儀(Timing Interval Analyzer, TIA)的輸入圖。圖中顯示水平值及在特定頻率增生(populated)輸出時脈的相對值(數量)。由圖9～圖14便能很快地觀察出座標的高斯 (Gaussian)分佈趨勢。這支持隨機抖動的性質，這些因內部元件所造成的實際雜訊，或是輸入訊號本身隱含的雜訊會對訊號形成可預測度相當高的高斯分佈展頻效應。第2個注意的重點為雜訊在經過多個位階後產生的總振幅效應，隨著訊號通過下一個位階，會逐漸累積且擴大(存在於更大的頻率範圍)。
值得注意的是這些頻率相當接近基頻。這點與前一個視圖顯示接近(或在元件的帶通)雜訊相乎應，且能量元素不僅通過放大元件。
這類雜訊(抖動)接近元件的運作頻率，故抖動的發生速度相當地緩慢。由於發生速度相當緩慢，故位階2的整體效應可追蹤位階1的訊號錯誤，位階3可追蹤位階1與位階2的錯誤，以此類推，最後位階可追蹤之前所有位階累積的錯誤。
圖15～中的第3種視圖顯示時脈對時脈或鄰近時脈的追蹤視圖。圖15～圖19的垂直軸代表頻率，水平軸代表時間。圖中包含多條垂直線。每條線代表元件輸出波型在2個成功連續週期間的頻率差距。圖表中的最高峰值與最低谷值代表輸出頻率經過數千個週期的整體振幅，而垂直線則代表在極短時間(cycle to cycle)頻率的變動量。由此能看出在數千個週期時間內呈現中等偏移量(最高與最低點)隨著訊號傳至元件鏈(左至右)而逐漸成長。圖3～圖8顯示的是週期性的訊號抖動，在經過各個位階後逐漸被放大(與累積)。另一項重點是在圖15～圖19的底部顯示最大週期對週期的訊號抖動值。這些數值代表時脈在高頻率領域的cycle-to-cycle抖動不會隨著位階而累積，且增長量相當小。在某些系統中甚至在經過某些位階時還會縮減。其原因是cycle-to- cycle抖動僅發生在鄰近的時脈週期。在此範例中，時脈的基本頻率為106.25MHz。對映於脈衝雜訊的波形而言(在較短週期出現高頻譜頻率)，需達到100MHz的頻率。
若不是上述狀況(應發生的效應)，就會分散至多個週期。由於此套元件的迴路頻寬較窄，這類能量會在帶通(bandpass)曲線的兩側底部進行過濾，故不易在各位階傳遞。寬頻元件以EMI降低展頻調變(通常於35kHz以下的週期中發生)來避免此種調變假象。為降低系統的累積高頻抖動，可運用窄頻PLL元件有效限縮或濾除任何高頻雜訊。
在這個範例中，首先可以了解低頻雜訊(PLL元件內部的帶通特性)會傳遞，並隨著訊號經過後續的PLL時脈位階而增生與放大。當所設計的系統需要較長而不是短期的穩定時基(時脈)，就不會承受瞬間關閉(instantaneously off)頻率所產生的負面影響，串接而成的堆疊式PLL時脈處理元件對系統產生的影響也會被降至最低的程度，因為長期的高斯平衡(Gaussian balanced)及短期的變化量皆被抵銷(average out)。如圖9～圖14中的座標屬於高斯分佈，故在長時間後，平均的增益或損耗皆會被抵銷與攤平。以專業名詞來描述就是整合(integrated)。在任何時間點下的瞬間頻率，則會在系統允許的範圍內上下波動。
若系統內許多事件彼此的時序相當接近，也就是發生在緊鄰的2到3個時脈，因為長期抖動須花上很久的時間才會累積足夠的錯誤來影響鄰近時脈發生的事件。這類應用包括動態記憶體與CPU及其它相互傳送資料的元件所採用的時脈。以一組RAS-CAS-READ週期的連續3個時脈為例，時脈的設計則相當重要，但在 1000個週期方面的長時間時脈設計則幾乎不會產生重大的影響。
在另一端的頻譜可以看到極快(以零件中PLL的頻寬來看)的訊號抖動不會在PLL時脈元件中傳遞。任何元件的輸出端所產生的cycle-to-cycle抖動略高於元件本身測得的抖動。
運用序列PLL時脈元件樹的主要負面影響則在某些資料應用，輸入資料流內有許多連續的資料位元被分割至特定的分散時間窗口(time windows)。在這類應用中，因PLL型元件樹對時脈造成的長時間偏移，可能造成接收資料時，時脈落在目標時域單元(cell)外的狀況。