許多交換式穩壓控制器沒有整合功率MOSFET，如此雖然能提供彈性的輸入電壓範圍和輸出功率範圍，卻會犧牲開關效率、電路板面積和成本。若把多顆離散的高壓元件整合在一起，有助於發展更小、更精簡和成本更低的PoE用電裝置解決方案。SOI技術能製造二極體和雙極性接面電晶體等高效能接面元件，同時改善功率MOSFET的面積與效率。SOI也具備較佳的高功率暫態耐受性以及內部雜訊隔離能力，使得高品質功率元件以及精準數位與類比控制的整合更簡單。
許多交換式穩壓控制器沒有整合功率MOSFET，如此雖然能提供彈性的輸入電壓範圍和輸出功率範圍，卻會犧牲開關效率、電路板面積和成本。若把多顆離散的高壓元件整合在一起，有助於發展更小、更精簡和成本更低的PoE用電裝置解決方案。SOI技術能製造二極體和雙極性接面電晶體等高效能接面元件，同時改善功率MOSFET的面積與效率。SOI也具備較佳的高功率暫態耐受性以及內部雜訊隔離能力，使得高品質功率元件以及精準數位與類比控制的整合更簡單。
自從IEEE 802.3af乙太網路供電(Power over Ethernet, PoE)標準於2003年6月通過後，已有數百萬台具備PoE功能的VoIP電話、無線存取點(WAP)和保全攝影機在世界各地銷售。PoE能夠方便地同時提供資料與電源，所以現在許多應用都開始內建這項功能，例如銷售點(POS)終端裝置、網路感測器和大樓自動化。
預計到2008年乙太網路供電設備(PSE)和用電裝置(PD)等PoE產品的出貨量將超過一億個連接埠。這雖是相當龐大的數字，卻仍不到2008年有線乙太網路連接埠銷售量的三分之一。廠商想要擴大PoE應用的普及率，就必須降低在新應用和現有乙太網路產品中增加PoE功能的成本與設計難度。
把多顆離散的高壓元件整合在一起有助於發展更小、更精簡和成本更低的PoE用電裝置解決方案。例如PWM交換穩壓器的橋式二極體、暫態電壓抑制器 (TVS)和功率MOSFET就是很好的整合目標，只不過由於高壓元件的整合極為複雜，廠商通常不會把整合到同一顆晶片。本文將介紹把這些元件整合到 PoE用電裝置介面和電源管理控制器時所須考慮的系統層級需求，以及它們可能帶來的好處。
單晶片PoE解決方案成主流
PoE產品的用電裝置介面已從早期的離散式設計演進到現在的單晶片解決方案，這類解決方案整合了IEEE 802.3af標準所要求的偵測、分類和熱抽換功能以及直流電源轉換所需的脈衝寬度調變器(PWM)。圖1就是典型的解決方案，其中包括典型隔離式電源所需的外部零件。
返馳式穩壓器架構的應用很廣泛，因為它能在PSE設備和PD裝置的電源供應之間提供電氣隔離，同時支援VoIP電話和無線存取點等目前兩種主要PoE應用的2～10瓦電源需求。許多PD應用需要多個穩壓電源，因此它們常利用多繞組變壓器、低壓降(LDO)穩壓器或後降壓穩壓器產生電壓給PD裝置的無線電、處理器和其他次系統。
典型的解決方案約需35～50顆外接零件。其中雖有很多是較低價的電阻和電容，但仍有大約8～10顆的高電壓或大電流主動元件，會增加電路板面積和用料成本。這些零件是：
把高壓元件整合到PD裝置介面，不僅使得PD裝置的設計更簡單，還能將外部零件減至最少。只要分析這三種元件在PD裝置的工作方式、相關的IEEE 802.3af規格(它們會決定所需的效能)以及那些製程技術可以整合這些高電壓功能，就能了解這種做法的優點。
橋式二極體與突波抑制器不可或缺
橋式二極體和突波抑制器(TVS)通常是離散的外接零件，負責在嚴苛的PoE操作環境中提供重要的電路保護功能。橋式二極體的功能雖然相當直接，但當它用於PD裝置介面的輸入電源端時卻須提供下列重要功能：
從操作電壓範圍的角度來看，橋式二極體只須將44～57伏特的直流電源從PSE設備連接到PD裝置介面。對於中間抽頭接點(CT1/CT2)， 802.3af規格則要求PD裝置必須接受任何一種極性的電源。這項要求使得CT1和CT2接腳必須使用4顆二極體組成的全橋式電路，它們通常會連接到 10/100BASE-T應用的資料線路對。
IEEE規格對PSE設備提供給備用線路對(SP1/SP2)的電壓極性有著明確規定，因此就技術而言只須使用半橋式電路。然而考慮到靜態放電、纜線放電或雷電誘導產生的突波都可能造成暫態現象，所以備用線路對的輸入端最好還是使用全橋式電路。如果突波進入未使用全橋式電路的備用線路對，就可能在介面產生 1,000伏特以上的突波電壓，而導致電路崩潰和二極體毀損。全橋式二極體電路還能將任何輸入(CT1/CT2/SP1/SP2)連接到乙太網路變壓器或 RJ-45的任何輸出，避免可能出現的纜線連接錯誤。
IEEE規格定義輸入操作電流為350毫安培，最大湧入電流限制為400毫安培。在保留充分設計彈性的情形下，橋式二極體須能在PD裝置的整個操作溫度範圍內應付高達500毫安培的直流電流。
如前所述，橋式二極體和暫態電壓抑制器須能承受IEC-60060所規定的暫態突波。突波事件則定義為CT1-CT2或SP1-SP2接腳出現任何一種極性的1,000伏特脈衝。該脈衝電壓的完整上升時間為300奈秒，下降一半所需的時間為50微秒，源阻抗則為201歐姆。這表示暫態抑制二極體在突波期間可能會遇到高達5安培的暫態電流，它基本上就是暫態抑制元件的峰值脈衝電流規格。
為了達到橋式電路和暫態電壓抑制器的功能要求，這些重要零件的整合須使用一種能夠提供高操作電壓和在PSE設備與PD裝置介面之間提供電氣隔離的製程技術。當然，它們相對於離散設計的成本也必須列入考慮。
外接式功率MOSFET造成效率下降
許多交換式穩壓控制器都沒有整合功率MOSFET，這雖能提供彈性的輸入電壓範圍和輸出功率範圍，卻必須以開關效率、電路板面積和成本最佳化為代價。由於 PoE用電裝置的輸入電壓範圍(36～57伏特)和輸出功率(12.95瓦最大值)都不算寬廣，設計人員確實可將適當的開關功率場效電晶體(FET)整合到應用。
Rsp是一種優值(Figure of Merit)，用來描述製程技術的導通阻抗能力。Rsp是MOSFET導通阻抗(Rdson)與總布局面積(不僅是閘極)的乘積，其單位是Ωmm2。 MOSFET的Rsp越低，達到目標Rdson所需的元件就越小。外接式高壓MOSFET經常採用Rsp值相對較高的成熟製程技術，這表示元件必須很大才能提供很低的導通阻抗；除此之外，這類元件多半需要較高的閘極電壓，才能讓通道完全反轉(以及最低導通阻抗)。
使用外接式功率MOSFET時，高Rsp和高閘極電壓是造成開關效率下降的兩大因素。外接FET不僅會引入電路板寄生參數，龐大的元件面積還會造成很大的閘極電容，控制器在讓FET導通或截止時都必須對這些電容進行充電與放電。由於開關功耗與CgateVgate2成正比，面積過大的外接MOSFET可能增加PoE應用的耗電。
設計人員若能事先知道電壓規格與輸出功率範圍，即可採用適當的製程技術和面積最佳化的功率MOSFET以大幅減輕這些問題。設計人員可透過FET導通阻抗和閘極面積的取捨發展出最佳元件架構，再配合更低的閘極電壓以省下可觀電力。只要把FET和控制電路整合到很小的封裝，設計人員就能提供體積比離散解決方案還小的PD裝置解決方案。
SOI技術提供高功率暫態耐受性
表1左起前三行列出橋式二極體，暫態抑制箝位、開關FET和數位控制電路的一般性規格。後面三行則是這些PD裝置的規格與市場上三種製程技術的需求整合能力比較。這些規格清楚顯示塊體互補金屬氧化半導體(Bulk CMOS)和雙極互補金屬氧化半導體(BiCMOS)等主流技術無法將最好的高電壓、功率和效率組合提供給PD應用。另一方面，絕緣層上覆矽 (Silicon on Insulator, SOI)技術卻能製造二極體和雙極性接面電晶體(Bipolar Junction Transistor, BJT)等高效能接面元件，同時提供功率MOSFET的面積與效率。
除此之外，SOI還具備強大的高功率暫態耐受性，以及優異的內部雜訊隔離能力，使得高品質功率元件以及精準數位與類比控制的整合更簡單。深溝隔離和氧化埋層還能避免其他技術常見的寄生參數以及龐大的接面隔離阻障層。
理想PoE解決方案需要高壓整合
高壓整合必須提供實際利益，這樣對PoE用電裝置設計人員才有價值。零件用料的減少是很好的成本與電源轉換效率指標，這兩者都是設計人員能夠實際感受到的好處。本文包含兩款PoE PD電源管理元件，一款是不包含高壓元件的傳統解決方案(圖1)，另一款則採用前述SOI製程(圖2)，表2為兩類方案的比較。
整合式突波抑制器還能使用較低的箝位電壓，因此元件不須採用崩潰電壓較高的製程。舉例來說，標準SMAJ58A在Ipp=5A的箝位電壓約為94伏特，因此PD介面元件須使用能夠承受100伏特的製程技術。
整合式暫態抑制解決方案可以存取任何電路節點，進而讓所有較大的暫態電流都通過暫態抑制二極體，如內部暫態抑制器被觸發後就會主動關閉熱抽換介面和交換穩壓器，防止具有破壞性的高能量暫態電壓進入下游電路。
透過別出心裁的高壓電路設計和SOI製程技術，廠商不僅能發展整合度更高的PD電源供應解決方案和省下超過18顆的外部零件，還能提供媲美於離散解決方案的電源效率。
新一代PD介面控制器為乙太網路供電系統設計人員帶來一套可行的方案，不僅能省下多顆外部零件和達到80%以上的電源轉換效率，還提供較為完善的保護，以避免乙太網路供電操作環境常見的破壞性暫態突波。