在AI、高效能運算、自動駕駛與5G/6G等應用需求帶動下，資料傳輸速度與效能成為運算架構升級關鍵。隨著CMOS製程進步，次世代網路交換器晶片頻寬將由51.2Tbps提升至102.4Tbps，並支援1.6Tbps乙太網路。SerDes與PAM4技術為核心推手，不僅能提升資料密度、降低功耗，也需結合DSP、FEC等先進設計以確保高速傳輸下的訊號完整性。此技術廣泛應用於資料中心、AI/HPC、高階車載與5G/6G設備，成為邁向未來1.6T甚至3.2T網路時代的基石。
在生成式AI、高效能運算(High Performance Computing, HPC)、自動駕駛與5G/6G網路等應用需求不斷攀升的背景下，資料傳輸的速度與效能已成為運算架構升級的關鍵。隨著互補式金屬氧化物半導體(CMOS)製程技術持續進步，預計下一代網路交換器晶片的頻寬將從現行的51.2Tbps提升至102.4Tbps，並支援高達1.6Tbps的乙太網路應用。而這背後的核心推手，正是串列器/解串列器(Serializer/Deserializer, SerDes)與四階脈衝振幅調變(4-Level Pulse Amplitude Modulation, PAM4)調變技術。
圖1 資料中心將朝向1.6T網路架構邁進
高速晶片趨勢 從51.2到102.4Tbps
目前主流的網路交換器晶片已達51.2Tbps頻寬，內建512個100Gbps SerDes通道，可支援128個400G埠。未來的102.4Tbps晶片預計將導入512個200Gbps SerDes通道，以支援更高密度的800G與1.6T乙太網埠配置。為支援這些超高速連結，晶片設計必須同步強化實體層(Physical Layer, PHY)處理、訊號均衡與前向錯誤修正(Forward Error Correction, FEC)技術，以確保在高頻環境下仍可維持穩定的資料傳輸品質。
加速高速傳輸的核心架構
SerDes是一種用於將並列資料轉換為高速序列資料的電路模組，能有效減少Input/Output數量、簡化電路設計並降低功耗。在資料中心與交換器晶片中，SerDes被廣泛應用於高速資料傳輸的關鍵環節，將來傳輸速度邁向每通道224Gbps時，更需倚賴SerDes技術搭配PAM4(或者PAM6、PAM8)，進一步提升資料密度與傳輸效率；這些高階PAM調變技術雖然能在有限頻寬下實現更高速度，但同時也對訊號完整性、錯誤修正能力與等化技術提出更高要求，如圖2所示。因此SerDes架構本身也需同步進化，整合更強大的數位訊號處理(Digital Signal Processing, DSP)、FEC與先進封裝技術，才能滿足AI、大數據與雲端運算場域中持續成長的頻寬與低延遲需求。
圖2 PAM4眼圖顯示224Gbps SerDes下的信號劣化與雜訊裕度
SerDes與PAM4協作機制
序列化
SerDes將多位元的並列訊號整合成單一路徑上的高速資料流。
PAM4調變
該資料流經過PAM4技術轉換為四階電壓訊號，以提高資料密度。
解調與解序列化
接收端將訊號還原為原始資料，並輸出並列訊號以供後端使用。
這種架構可在有限的腳位與布線資源下，實現超過每通道224Gbps的傳輸速度，是800G、1.6T傳輸不可或缺的關鍵。
關鍵應用場景 從雲端資料中心到車用AI
資料中心交換器晶片
交換器晶片的頻寬決定了整個資料中心的內部資料流通速率。224G SerDes與PAM4技術的整合，使得晶片可在有限空間內支援更高密度的埠數與資料吞吐量。因此可預期，102.4Tbps的交換器將成為1.6T乙太網的核心。
AI與HPC資料中心
生成式AI訓練模型依賴大量圖形處理器(Graphics Processing Unit, GPU)叢集，對低延遲高速傳輸需求極高。SerDes可協助實現GPU間高速同步，PAM4技術則進一步提升傳輸效率，是AI/HPC基礎建設不可或缺的一環。
自動駕駛與車載系統
車用電子系統需整合高解析度攝影機與多重感測器，SerDes應用於主機與儀表板間資料串流傳輸，有效降低線路複雜度與干擾風險，提升通訊穩定性。
5G/6G通訊設備
進入6G時代，基地台、核心網路設備與後端資料處理器對高速背板傳輸需求更為嚴格。SerDes搭配PAM4架構能提升PHY層的效能，是實現無線網路新世代不可或缺的技術基礎。
面對高速挑戰 訊號品質的進化
在224Gbps等級的高速傳輸環境下，訊號完整性(Signal Integrity)成為設計上的最大挑戰。
主要挑戰包括：
訊號眼圖縮小
PAM4的四階電壓差讓訊號間的垂直與水平間距變窄，更容易受到雜訊與干擾影響，產生誤碼。
通道損耗與反射
在56GHz頻率下，任何微小的印刷電路版、連接器或線纜設計瑕疵，都可能導致訊號衰減與串擾，進一步降低資料準確度。
FEC與FECi 高速傳輸下的錯誤修正
為因應超高速傳輸時除錯，IEEE 802.3dj將FEC納入系統架構的一部分，讓高速訊號從特殊應用積體電路(Application-Specific Integrated Circuit, ASIC)到模組的路徑變得更加穩定，為大規模部署奠定技術基礎(圖3)。
圖3 三種FEC架構類型(上：端到端式；中：串接式；下：終端式)
前向錯誤修正(FEC)
透過在資料中加入備援位元，讓接收端能偵測與修正錯誤位元，降低位元錯誤率(Bit Error Rate, BER)。
內部前向錯誤修正(inner FEC)
IEEE 802.3dj所定義的內部FEC，是一種整合於PHY層的低延遲錯誤修正模組，能與接收端的均衡與取樣電路協同作業，有效強化每波200Gbps或224Gbps傳輸環境中的錯誤控制能力。
邁向1.6T網路時代
隨著全球網路流量的成長與AI大模型時代的到來，傳輸通道的速率與穩定性將左右整體系統的效率與能源消耗。224G SerDes與PAM4不僅是目前資料中心與通訊設備的核心技術，更是邁向1.6T甚至3.2T網路時代的基石。
在研發測試方面，已有廠商如VIAVI提出針對1.6T乙太網路、且搭配2或4埠的ONE-1600測試模組解決方案。此系統為目前市場上速度最高的乙太網路流量測試解決方案，採用224G SerDes技術的新型測試模組，將PHY層位元錯誤率測試儀(Bit Error Rate Tester, BERT)與第2/3層乙太網路測試整合於單一平台。系統最高可支援64×1.6Tb/s測試連接埠，全部由單一控制器整合管理，可以同步測試模組的混合組合，包含1.6TbE breakout 2×800GbE等等應用；應可滿足1.6Tbps生態系統的測試與驗證需求。
(本文由翔宇科技提供)