幾乎所有商業大廈都會鋪設CAT-5電纜，其主要應用為10/100Mbps乙太網路。根據乙太網路標準，四對雙絞線纜中只有兩對用於資料傳送，另外兩對則未被使用。採用乙太網路供電(Power over Ethernet，PoE)結構，即IEEE 802.3af標準，電源可以施加到未被使用的線對上。雖然PoE技術也可用於實際運載資料的線對，但本文將集中討論施加電源於未被使用的線對這個更為普遍的方法...
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一般終端設備都可從這項技術中獲益，包括無線寬頻路由器和IP電話，而報警系統、恆溫器及識別証閱讀器等設備也可會受益於PoE。
由於這項標準剛在今年獲得通過，PoE的設計正日漸增多。其原理是在不使用的線對上施加48V電壓，並向接收資料信號的單元提供全部功率。要實現這個簡單連接必須達到某些要求，而且可經由多種方法設計。本文將討論在供電設備(PSE)的接收端，一種為供電裝置(PD)而設計的輸入控制電路的步驟，以及包括由DC至DC切換轉換器的參考設計，將48V電壓調低至IC適用位準。
與盲目地為CAT-5電纜提供48V電壓相反，假如接收設備不支援PoE便會出現問題，PSE將率先啟動檢測演算法，發出介於2.8V至10V之間的感測信號，並監測電流。PD輸入電路的輸入特性阻抗範圍必須為23.75K＜RS＜26.25K之間，使得PSE能夠繼續進行驗證步驟。PSE也可能會要求一個並行電容，這會在接下來的PD輸入設計部分中討論。
PSE接著會進行選擇性的功率分類，以便決定可利用線路提供的最大功率。透過將電壓快速升高至15.5V～20.5V的水平，並測量吸收的電流，PSE可將PD分為4個類別，如表1所示。PSE實際發出的電位準會隨設備單元而變化，而某些設備在電流分類時僅發出8V電位準。在符合特性電阻和電流分類規格之後，PSE會快速升至48V的標稱PoE電壓。但必須注意幾個其他考慮因素，如過衝電流限制、過電壓保護，以及欠壓鎖定。
這裏所講的PSE演算法非常簡單，只涉及全部PoE性能的極少部分。以下所示是使用幾個分離元件的PD輸入電路參考設計。這種方法較積體電路(IC)的優勢在於：
‧成本降低達66%
‧易於調整
‧大部份元件都有第二和第三來源
‧線路MOSFET的RDS(ON)較低
圖1的框圖描述了PD輸入的基本流程。從左邊開始，需要提供尖峰電壓保護，以避免損壞連接的MOSFET或DC/DC轉換器輸入。由於PSE和PD可能會被300英呎以上的介質和磁性隔離單元分隔開來，因此過多的電壓瞬變現象出現機會很大。一種保護方法是使用瞬態電壓抑制器(TVS)將尖峰信號箝制在預定的電位上。另外，為了防止48V電路的極性錯接，可使用反向二極體將電流吸回電源中。
如前所述，必須有合適的特性阻抗提供給PSE。在這個設計中，25KΩ電阻器跨接在48V電路上，並存在於整個功率電路中。如果通過這個電阻器的2mA電流是講究功率效率設備的主要功耗源頭，便需在設計中加入額外的檢測電晶體，以便在PD檢測完成後將信號電阻器從功率迴路中移去。然而，在電流分類階段保留25KΩ電阻器具有雙重作用，它也對PSE表示全功率需求。
某些PSE單元在為PD提供48VDC之前，會搜索超過一個的有效信號電阻器。這些PSE單元可能需要少量的電容，與25KΩ電阻器平行放置。圖1的PD原理圖所示為典型值0.1μF。這個電容器同時用於PD檢測和旁路保護，能夠吸收由帶電插入操作引起的高頻瞬流。
本範例使用的MOSFET用於欠壓鎖定(UVLO)，其規格應依據總體功耗來確定。對於較輕的負載和講究成本的應用，快捷半導體提供了SOT-23封裝的1.25A 60V MOSFET─FDD5618P。至於TO-252封裝的15A 60V MOSFET─FDD5614P則應用於重型的負載應用，同時需要維持低元件溫度。該MOSFET的閘極通過專用齊納二極體連接至PSE輸出電位準，在達到預定條件之前，它不會連接PSE和DC/DC轉換器之間的節點(這些條件將於圖2的原理圖中討論)。圖2的PD輸入原理圖列出特定的元件，可將電路微調至預先計算的UVLO和箝制電壓水平。分離元件方案的主要優點是可依照應用所需的簡單或複雜程度，調整電路的任何部分。
齊納二極體D4控制MOSFET Q5的導通電位準，而將PSE連接至DC/DC轉換器。如果將二極體的電壓增至超過推薦的30V水平，UVLO將會增高。
在為負載IC(IP電話或無線寬頻路由器)供電之前，48V DC輸入必須逐步降低至更有用的水平。在這種情況下應使用開關電源以維持足夠的效率。在以下部分討論的參考設計中，返馳式轉換器會用來將輸入電壓降低至5V。
對PoE而言，DC-DC轉換器的關鍵規格是過衝電流限制。如果轉換器的輸入電容大於180μF，而且PSE不支援內部電流限制，則PD輸入電路必須進行過衝電流限制。在這個設計中，DC-DC轉換器的輸入電容處於規範之內，所以無需附加電流限制。假如輸入電容超過180μF規格，就可透過增加主動的電流限制電路來限制過衝電流。這個範例具有許多不同的選項，但幸運的是，幾乎所有PSE單元均可根據PSE轉換器規格來啟動電流限制。
PoE電源設計具有30V至57V的輸入電流範圍(這應用的典型值為48V)，以及最大輸出電流額定值為3A的5V輸出(15W)。使用返馳式拓樸的目的是將總體設計成本降到最低，並能夠實現70%至80%的總體額定效率。圖3所示為反馳式電源設計原理圖。
快捷半導體最近推出的產品，名為FS6X1220RT控制器，專為具有最少外部元件的離線DC-DC轉換器而設計。該元件在單一封裝中整合了電流模式PWM控制器和高電壓功率SenseFET(內部開關電晶體能夠處理高達8A的峰值電流)。PWM控制器包括整合式固定頻率振盪器(300 KHz)、電路UVLO、睡眠開啟/關閉功能、熱關斷保護、過電壓保護、逐個脈衝限流，以及用於迴路補償的溫度補償精確電流源。與分離MOSFET和PWM控制器解決方案比較，FS6X1220RT能夠降低總體成本、元件數目、尺寸和重量，並同時提高效率、生產性和系統可靠性，最適合輸出功率高達30W的DC-DC轉換器應用。
以下部份討論電源原理圖(圖3)，但不包括變壓器磁性元件。
在AC/DC電源中，使用輸入濾波器電容可減少全波整流電路的電壓漣波。在DC/DC轉換器中，輸入濾波器電容可用來去除電路上的瞬壓變化，甚至在主電路電壓完全中斷時維持輸入電壓。舉例說，如果初級電路需要一定的保持時間(無輸入電壓)，C1需達到數百或數千法拉(farad)，在這情況下，可使用47μF電容在PoE輸入電路中除去所有瞬壓變化。
為了保護PWM控制器(IC1)的內部SenseFET(源漏極最大額定電壓為200V)，將snub電路設計為輸入電壓的兩倍。其中，為了計算緩衝電阻的阻值，須首先確定初始峰值電流。初始峰值電流也有助於確定緩衝電阻(R11)的最大額定功率。初始峰值電流會利用最差的條件參數來計算，即當內部SenseFETs「導通」時間達到最大值時，可從主線路上吸取的最大電流量(當Vin=30V)。
(詳細請見新通訊49期3月號第100頁)
‧Vin(min)：電源的最小設計輸入電壓
‧Ton(max)：控制器的最長導通時間(如果使用非連續模式，需要計入重設時間因數)
‧Lprimary：變壓器的初級繞阻電感
一旦知道初始峰值電流，便可計算出緩衝電阻器R11的數值，如公式2所示。
(詳細請見新通訊49期3月號第100頁)
‧Vsnub：緩衝電路可承受的最大電壓。對於返馳式拓樸，該數值約為最大輸入電壓的2至3倍(本設計為2×Vin，見圖4)
‧N：變壓器卷數比(Ns/Np)
‧Vout：次級輸出電壓
‧Fpwm：PWM控制器(FS6XR1220RT)的開關頻率
‧Lprimary：變壓器的初級繞阻電感
為了獲得尺寸合適的電阻器，必須計算它在PWM控制器停用時所需處理的功率(公式3)。
(詳細請見新通訊49期3月號第100頁)計算出緩衝電阻後，接著計算緩衝電容Csnubber(公式4)。
(詳細請見新通訊49期3月號第100頁)
‧Vsnubber(漣波)：最大輸入電壓的1%至2%(允許的漣波)
‧Fpwm：PWM控制器(FS6X1220RT)的開關頻率
緩衝電容器應具有低有效串聯電阻(ESR)，如陶瓷電容器，以便將尖峰電壓降至最小。
振鈴電路(C10和R12)也很重要，能在SenseFET釋放至電源輸入電壓時，減少變壓器初級的振鈴現象(如圖4、5所示)。當次級電流在不連續模式下降至零時，這兩種元件有助於消除初級的振鈴現象。典型值為R=300ohms至1500ohms，及C=500pF至5000pF。
輸入電壓電容器(C4)規格必需配合，以執行精確的工作。在軟啟動期間(Tss─依據設計人員而不同)，Vcc電容器(C4)由DC線路的60uA(典型值)啟動電流，通過R2進行充電，而Vcc電容器通過10mA IC工作電流和MOSFET柵極驅動電流(Qg×fsw)進行放電。電荷Qg會隨著MOSFET的漏源電壓而增加，因此，當輸入電路電壓達到最高時，驅動電流也會最大。在軟啟動期間，轉換器輸出電壓非常低，所以從Vcc繞阻向Vcc電容器提供的電流也很低。Vcc電容器因而必須夠大，足以在軟啟動期間提供充足的電流進行啟動。Vcc電容值由(1)UVLO遲滯為6V；(2)IC工作電流為10mA(典型值)；以及(3)啟動電流為60uA來決定。
(詳細請見新通訊49期3月號第101頁)
‧Tss：所需的啟動時間
‧Ioperating：元件工作電流
‧Istartup：元件啟動電流
‧Qg：內部MOSFET柵電荷
‧fpwm：PWM控制器(FS6R1220RT)的開關頻率
‧Vhysteresis：導通至關斷範圍(ULVO部分)
為了確定整流二極體，首先需要確定Isecondary(rms)，可通過公式6計算出來。選用比Irms(secondary)多20%電流的二極體已足夠。
(詳細請見新通訊49期3月號第101頁)
‧DCmax：最大PWM工作週期(提供最長的關斷時間，將能量傳輸至次級)
‧Iout：次級輸出電流
當確定輸出電容時，應會知道電容器的ESR。範圍由100至10,000μF的電容器具有合適的ESR，足以控制漣波電流。而且，當頻率高於10KHz時，電容器的總體阻抗幾近與其ESR相等。隨著電容器電壓額定值增加，其ESR將會因為電容器的物理尺寸增加而減小。為了減少ESR，許多設計人員會使用並聯電容器。在我們的計算中，假定電容器的ESR可以決定漣波電流。為了確定維持設計輸出所需的輸出電容，必須確定可接受的輸出漣波電壓。
(詳細請見新通訊49期3月號第101頁)
‧Vp-p：輸出漣波電壓
‧Vinmax：電源的最大設計輸入電壓
‧ESR：電容器的有效串聯電阻
‧Np：初級捲數
‧Ns：次級捲數
在本設計中，Vp-p設定為輸出電壓的1%，即等如50mV。在確定漣波電壓後，可確定輸出電容器和PESR。輸出電容(公式8)還必須能夠承受總體ESR產生的Vp-p漣波電流。
為了確定這個數值，必須計算功率消耗(公式9)。在這個PoE設計中，兩個330μF電容器會用來將ESR降低一半。
(詳細請見新通訊49期3月號第102頁)
‧Vo(ripple)=輸出電壓的1%
‧Ton(max)：控制器的最長導通時間(在採用不連續模式時，需要計入重設時間因數)
‧Ttotal：PWM控制器(1/Fpwm)的全週期
(詳細請見新通訊49期3月號第102頁)
添加低通LC濾波器，可除去輸出電壓所有高頻雜訊。在設計濾波器時，採用PWM開關頻率的10%作為濾波器的關斷頻率或3dB點。
(詳細請見新通訊49期3月號第102頁)
迴授電路需要用來在負載變化時維持穩定的輸出電壓。上面的原理圖顯示了兩種方案，一種為使用典型光耦合器，即快捷半導體的H11A817A及其KA431參考電壓；另一種為使用快捷半導體的FOD2471裝置，將這兩種元件集於一體，其優點在於能降低成本、尺寸和元件數量。電壓基準元件的設計專為在基準引腳上維持2.5V信號，這個2.5V是根據受控輸出(R9和R10)的分壓原理而來。
隨著電源輸出的負載增加，因而需要更多的電流，導致輸出電壓開始減少。當這種現象發生時，電壓基準元件(U1)的引腳1(參考電壓)將減小。為了對抗衰減，電壓基準將努力導通(通過引腳3吸取更多電流)。
光耦合器裝置(U4)內的LED元件將向同一封裝內的光電晶體傳送更多的光，從而通過PWM控制器的迴授引腳吸收更多電流。迴授引腳一旦進行調整，FS6X1220RT便開始調節內部SenseFET的「導通」和「關斷」時間。在施加更大負載的情況下，內部SenseFET將延長導通時間，以便為次級提供更多能量。