SoC FPGA系統開發複雜度可望大幅下降。隨著具備高效能與高靈活度設計優勢的SoC FPGA日益受到市場注目，此一元件的系統開發與除錯工具亦不斷精進；其中，Altera與安謀國際(ARM)為大幅節省系統設計人員開發時間，攜手打造SoC FPGA嵌入式軟體開發套件，並統一CPU與FPGA除錯工具，藉此提高開發人員偵錯效率。
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| 左起為Altera國際市場部總監李儉、ARM全球銷售部亞太區應用工程總監姜新雨。 |
Altera國際市場部總監李儉表示，由於現今SoC FPGA的運算功能強大，因而日益獲得系統開發人員青睞，不過，現階段工程師須分別針對CPU與FPGA進行除錯工作，接著再進行系統整合與開發設計，此一傳統流程不僅耗時費工，且偵錯品質與效率亦相當低落，易造成SoC FPGA在導入產品的開發時程上一再延宕，因此業界亟需一款整合型除錯工具，以提升偵錯效率。
因應此一市場需求，Altera與ARM共同開發適用於SoC FPGA的嵌入式軟體除錯工具--DS-5。此一工具套件係將ARM多核心除錯器與Altera的FPGA邏輯自我調整功能相結合，可一次完成CPU與FPGA軟硬體的除錯工作，並且毋須使用兩套工具，提升整體除錯效率。
ARM全球銷售部亞太區應用工程總監姜新雨表示，DS-5除錯工具可同時顯示Cortex-A9與Altera 28奈米(nm)SoC FPGA的除錯與追蹤資料，並具備自我調整功能，藉此實現FPGA架構中訊號事件的非置入式採集與查看功能，讓工程師可深入分析訊號事件、軟體事件與處理器指令蹤跡在時間上的關聯，進而完成統一除錯作業。
李儉補充，目前系統工程師平均須花60?70%的開發時間在除錯上，而Altera透過與ARM的技術合作，將可打造跨軟硬體的除錯環境，讓SoC FPGA的除錯難度大幅降低，以利工程師縮短開發產品的時間。
除有助於提升除錯效率外，DS-5亦具備系統層級性能分析功能。姜新雨指出，由於SoC FPGA的性能瓶頸通常來自於CPU與FPGA的相互作用，因此工程師若能了解元件系統層級的效能狀況，將有助於設計高效能的系統。DS-5透過獨特的性能分析功能，可實現全系統層級分析，方便開發人員查看功率消耗、FPGA效能與應用事件。
另一方面，DS-5亦可對運行非對稱多處理(AMP)和對稱多處理(SMP)系統組態的系統進行除錯，還可透過JTAG和乙太網路除錯介面，廣泛應用於電路板開發、驅動程式開發、OS移植，以及Linux應用開發和除錯。