AI傳統架構的能耗與延遲過高，Chiplet模組化架構與UCIe標準，成為重塑運算架構的新關鍵。2026年UCIe 3.0將實質落地，跨廠商Chiplet協作成為可能。
隨著生成式AI推動運算需求呈指數級成長，從雲端數據中心到邊緣裝置，算力與能耗的矛盾正成為當前半導體產業最大的技術瓶頸。當傳統單晶片(SoC)難以再以製程演進換取效能時，Chiplet模組化架構與UCIe(Universal Chiplet Interconnect Express)標準，成為重塑運算架構的新關鍵。Chiplet與UCIe的出現，不僅是為了延續摩爾定律的效能曲線，更是AI時代提升算力效率、降低功耗與開發成本的解方。
AI推升算力瓶頸 電力成真正挑戰
根據Google與OCP(Open Compute Project)的最新統計，過去24個月AI工作負載對加速器的需求成長達15倍，AI訓練與推論所需的記憶體與儲存需求更暴增30倍以上。預估到2025年，全球AI資料中心的總算力需求將達16ZettaFLOPS(1021次運算)，2030年前全球資料中心用電將超過160GW，相當於30座核電廠的供電規模。乾瞻科技營運長徐達勇(圖1)指出，AI算力不是問題，電力才是瓶頸。
圖1 乾瞻科技營運長徐達勇指出，UCIe的產業生態系正逐步成形，2026至2027年間將迎來首波量產異質整合晶片
這樣的能耗規模意味著，AI架構的每一瓦電都必須更高效。根據乾瞻內部的觀察，資料中心耗電主要分為三個部分：運算本身(Computation)、資料交換(Data Movement)、以及冷卻(Cooling)。其中Data Movement在過去幾年成為最大隱性瓶頸，尤其在AI伺服器間Chip-to-Chip、Rack-to-Rack的資料流通上，傳統架構的能耗與延遲都過高，這也是UCIe與Chiplet概念崛起的背景。
從SoC到Chiplet 先進製程簡化設計解方
隨著製程進入3奈米甚至更先進節點，SoC的設計與光罩(Mask)成本急遽攀升。徐達勇表示，一顆高階3奈米AI處理器的開發成本可能高達5億美元，開發週期長達兩到三年。對新創公司或中小型IC設計業者來說幾乎不可能承擔，也限制了AI專用晶片的多樣化創新。
Chiplet技術的出現，正好解決了這個「成本與彈性」的矛盾。透過將運算核心、記憶體控制、I/O模組等功能拆解為不同小晶片(Chiplets)，再以高速互連技術進行整合，廠商不必重新設計整顆SoC，而能針對特定用途快速拼接出專屬架構。徐達勇直言，Chiplet最大的價值，就是可擴展性(Scalability)與重複利用(Reusability)，讓晶片設計不再是一次性開發，而能以模組方式進化。
成就Chiplet生態高速互連不可少
然而，要讓不同來源的Chiplet協作，最核心的挑戰在於「互連標準」。這正是UCIe的重要性所在。AI近年成為半導體技術的最佳出海口，先進製程需求源源不絕，從人工智慧發展以來，晶片運算能力拜半導體製程摩爾定律所助，每18個月電路密度便提升一倍，徐達勇解釋，多年來晶片運算能力提升600倍之多，相較之下傳輸介面頻寬只提升30倍，形成AI發展的瓶頸。
UCIe自2022年正式成立聯盟後，2022年8月推出1.0版，2023年升級1.1，2024年公布2.0，而最新的UCIe 3.0已於2025年8月正式發布。乾瞻科技作為UCIe Consortium的早期參與者之一，也同步投入3.0規格的實現。
徐達勇說明，UCIe 3.0的最大特色在於更高頻寬、更低延遲與更完整的軟硬整合支援。相較2.0版本，3.0的資料傳輸速率提升近一倍，支援更多的通道配置與功率管理能力，同時導入die-to-die協同設計(Co-Design)與多廠商Chiplet相容介面驗證，讓異質整合(Heterogeneous Integration)更加實際可行。
UCIe 3.0規範與UCIe 2.0相比，頻寬上限由32GT/s提升至48GT/s和64GT/s，UCIe 3.0標準主要提升了UCIe-S(2D標準封裝)和UCIe-A(2.5D先進封裝)設計的傳輸能力。UCIe不是單純的物理介面，它是一個包含軟體協定、通訊協議到驗證機制的完整生態系。未來將讓IP供應商、晶圓代工與系統業者能像樂高積木一樣，直接從標準化的市場挑選、組合晶片模組。
乾瞻打造Chiplet整合平台
乾瞻科技長期專注於高速介面IP與先進封裝整合技術。徐達勇強調，乾瞻在UCIe相關產品線上，已布局多項3奈米製程UCIe PHY與Controller IP，預計2026年上半年可進入樣品階段，2027年將有首批搭載UCIe 3.0的商用晶片問世。
乾瞻的套件針對先進3奈米製程進行最佳化，能協助晶片設計團隊加速可行性研究、平面規劃與系統整合，進一步縮短新一代多晶粒系統的產品開發時程。該解決方案具備多項技術特色，結合PHY與控制器完整設計套件，提供多晶粒互連所需的整合式解決方案。在協定支援方面，控制器能涵蓋AXI4、CXS.B、CXL、Streaming與PCIe等多種介面，滿足多樣化的應用需求。
在應用面上，UCIe將率先在AI加速模組、記憶體擴展(Memory Expansion)與乙太網路交換(Ethernet Switch)中落地，因為它們都需要高頻寬、低延遲、低功耗的互連技術。徐達勇指出，隨著AMD、Intel、Arm、台積電等大廠的共同參與，UCIe的產業生態系正逐步成形，2026至2027年間將迎來首波量產整合晶片。
除了互連標準，AI世代的晶片設計思維也正全面改寫。徐達勇說，AI時代的晶片開發重點已從最高效能轉向最佳效能/功耗比(Performance per Watt)。以往比的是算力，如今比的是能源效率。在AI資料中心中，降低資料移動的能耗、提升系統整體的能源利用率，已比單一晶片效能更具價值。
因此，乾瞻在UCIe之外，也同步發展針對AI伺服器的低功耗傳輸架構，未來將結合共同封裝光學(Co-Packaged Optics, CPO)與先進封裝2.5D/3D IC，進一步減少電傳損耗。光互連是未來十年的趨勢，但短期內仍需電子訊號的延伸。徐達勇指出，乾瞻將同時發展電子與光的混合解決方案，確保當CPO成熟時能無縫接軌。
2026年UCIe 3.0落地
展望2026年，徐達勇認為，UCIe 3.0將進入實質落地階段。隨著各家IP供應商在2025年底至2026年上半年釋出首波UCIe 3.0控制器與PHY解決方案，晶片設計公司將開始整合測試，並在2027年推出搭載UCIe 3.0的AI加速SoC與伺服器平台。
此外，UCIe Consortium也將在2026年推進軟體相容性與驗證測試規範，讓跨廠商Chiplet協作真正成為可能。屆時將可以看到GPU廠商、AI加速卡設計商，甚至資料中心業者，共同參與Chiplet設計鏈。為回應市場需求，UCIe的發展節奏已明顯加速，從1.0到3.0，每年都有新版本，更新速度比過去任何互連標準快。因此，這不只是規格演進，而是一場產業加速。
建立Chiplet生態鏈 提升台灣AI競爭力
台灣具備完整的IC設計、製造與封裝供應鏈，是最有機會掌握Chiplet時代紅利的國家。徐達勇強調，從台積電的CoWoS與SoIC，到矽智財供應商、系統組裝廠，台灣高科技產業正好站在UCIe生態的核心節點。
Chiplet與UCIe讓晶片設計回到模組化時代，也讓AI運算進入更高效率的維度。乾瞻要做的，就是在這個新生態裡，提供最關鍵的互連橋梁。當運算不再侷限於單顆晶片，整個產業的創新邏輯，也將被重新定義。