高效能時脈緩衝器-並不包含鎖相迴路(PLL)-通常被用在各種通訊產品中，負責複製、傳遞、以及扇出時脈訊號...
高效能時脈緩衝器-並不包含鎖相迴路(PLL)-通常被用在各種通訊產品中，負責複製、傳遞、以及扇出時脈訊號。在這些應用中，元件受長期訊號抖動所影響，是相當重要的問題。訊號抖動累積後所產生的錯誤，會嚴重降低系統的效能與可靠度。雖然這些元件的敏感度遠低於PLL型緩衝器，但對於短時間的訊號抖動有特別的影響，也就是cycle-to-cycle的訊號抖動。這方面會造成額外的錯誤，與輸入端參考訊號有直接關連，包括來自傳遞延遲與輸入端訊號抖動。
整體而言，緩衝通常建置在高速序列通訊系統，因此研發業者必須將系統環境調校至最佳狀態，包括像電源、輸入與輸出端傳輸時間、電源需求、以及機板元件配置等因素。這些設計是為了降低這些效應，並提高訊號傳遞的時間預算。非PLL型的時脈緩衝器在以下2方面特別具有效益，一是時脈散佈網路；另一則是差動訊號線路。
累積的訊號抖動會產生相當深遠的效應，單一時脈訊號會散佈並扇出成許多重複的訊號。這些效應會讓輸出訊號與輸入端參考訊號之間產生偏移，並讓訊號與訊號之間產生偏移。輸出訊號與輸入端參考頻率之間可能呈1:1的關係，或可使用除頻器(divider)提供1/2x與1/4x的輸出訊號。為便於討論，我們歸納出這個論點:高效能等於高頻率(高於100MHz)，並意謂著額外增加的訊號抖動具有高準確性(通常低於10 picosamples)。輸入至輸出端延遲(Tpd)的相位誤差低於1 nanosample，輸出至輸入端偏移(Tsk)通常為150 picosamples。
業者必須瞭解特定時脈樹設計中的每個分支，才能掌握每種元件在設計或應用中的運作狀況。其中包括徹底瞭解每個分支的每個接腳的頻率需求、每個分支的接腳和參考訊號之間的相位關係、接腳彼此的相位關係以及短期(cycle-to-cycle)和長期(累積n個週期後)的精準度需求。精準的負載以及傳輸線路的終端配置，對於維持訊號波型的完整性亦會產生深遠的影響。
為方便解說，試以一個範例，針對控制與資料通道的時脈樹加以說明。就控制方面而言，時脈必須在相同的ppm規格下提供穩定的頻率，並達到相當低的短期訊號抖動，以確保達到設定與暫停時序的預算需求，這對於register-to-register的傳輸而言相當關鍵。資料通道必須具備短期的精準度以及長期的穩定度。所有時脈產生器在某種程度上都會產生一組脈衝或一連串的脈衝，而違反最低脈衝寬度的規格。這種狀況會產生一組短期暴衝的相位與頻率偏移，在下行端PLL型元件中產生偏移，以及在下行端非PLL緩衝器中產生潛在的相位錯誤。對於PLL型零延遲緩衝器而言，這個規格的平均值稱為累積抖動，代表2個以上連續週期的偏移量加以平均後的數值。
許多設計與於短期的脈衝寬度變化量相當敏感。若設計使用一組雙端(double edge)時脈機制，則系統亦可能產生工作週期與半週期(half period)穩定性(抖動)的問題。但資料通道對於頻率的穩定度以及精準度的需求較為嚴苛，比記憶體與控制通道的需求更為嚴苛。資料通道的規格反應長期的精準度，單位為累積的訊號抖動規格，累積的時間長度會參考週期的數量(通常為1萬個週期)。
對於短期需求而言，訊號傳輸在一個週期內就會結束，例如暫存器至暫存器的傳輸。在資料通道傳輸方面，重點則在於短期以及累積的錯誤。而其中一項問題就是因結合下行PLL所累積的各種錯誤，因而產生的訊號偏移。這些元件會根據頻寬與頻率的反應、以及和下行端元件所需的設定與暫停時間有關的短期訊號抖動，來追蹤高水位的輸入端訊號抖動。換句話說，資料通道會暫存訊號本身的抖動，以及本身時序鏈中所累積的訊號抖動。
非PLL型緩衝器對於DC直流電環境變化的敏感度低於PLL型元件，但它們能根據I/O匹配的需求(ASIC、記憶體、CPU、晶片組)提供可測量的錯誤效應(訊號抖動、增生延遲、輸出訊號偏移、以及最高頻率)。
與電源有關的瞬間變化亦會影響效能與精準度。電源開關的調變、電路板線路的同時切換；像是傳輸線路平衡、交叉耦合或串音、以及終端等負載，都會影響整體系統的錯誤、以及緩衝器的輸入訊號敏感度。和其它PLL型元件一樣，輸入訊號的品質並不會造成任何影響。它們受到輸入訊號偏斜率、作業週期、電壓擺幅、以及一般模式的拒斥率所影響。
這些問題和差動訊號線路有關，研發業者須根據特定應用的需求做適當的選擇。例如像差動訊號標準，能立即解決各種共模下的問題，且耗電率相當低。差動I/O 提供更高的共模拒斥率、以及更快的速度，這須歸功於較小的電壓擺幅以及較低的耗電率。目前有許多種不同的I/O規格，但最受歡迎的是LVPECL(低電壓正射極耦合邏輯)、LVDS(低電壓差動訊號)、以及HSTL(高速電晶體邏輯)。
緩衝器能減輕差動訊號部份的終端需求，但並非所有系統都是如此，例如在某個背板應用中，同軸電纜的兩端都需要終端電阻，也就是在背板前配置330歐姆的電阻，在接收器的輸入端配置50歐姆的電阻。當介面卡的接收端的訊號被拉升時，330歐姆電阻能在此時提供一穩定雜訊的環境。
在差動訊號的點對點環境中，330歐姆的電阻會被移除，以節省元件數量、機板空間、以及成本。標準型的50歐姆電阻用來搭配VTT，因為LVPECL(用來驅動點對點系統)是一套開放性技術。50歐姆電阻搭配VTT能作為驅動器的電壓負載(VOL)。若沒有採取這種連結模式，接收端元件就可能看到不好的訊號波型。有些PECL與LVPECL系統有標準型的輸出驅動器，但這些並不是ECL的精神。驅動器的波型可能有些許的差異，因為載入效應已和330歐姆電阻、背板連線、以及傳輸線路的環境有所差異，但整個系統仍是針對應用在這種模式所設計。但有些元件的輸入端仍含有內部終端電阻(在晶粒中)，因此互連的設計相當容易。元件之間的波型可能有差異，因為製程上的變化可能改變終端電阻的效力。
2組電阻的中央點通常會出現雜訊。在差動線路上，直流電的穩定點(steady point)取決於兩組驅動器的平衡點。在提供VTT後，元件就會被驅動到這個水位。在這個水位之上的就是VOCpp，被定義為「Driver common-mode p-p」，且是輸出驅動器加上驅動器與接收器產生環境效應的總和。這類效應通常這是由印刷電部板的設計所產生。在許多狀況中，電容或過濾器(訊號抖動過濾器)會被阻隔在這些雜訊的影響範圍外。
造成不必要的波型扭曲的定量性抖動(deterministic jitter)，或因外部或內部干擾所造成的振動，都會讓訊號波型失真。什麼因素造成這些結果？2個來源就是電源以及線路配置。
高速設計已不像往日的高速系統那樣容易。線路的配置比以往更會影響波型的完整性。在「高速」系統中，接地層(ground plane)有極高的重要性。接地機制是設計中一項非常重要的品質因素。事實上我們都知道這點。在高速時脈元件中，一般而言都會提供許多接地管道。觀察潛在的接地迴路，並儘可能隔離數位與類比的接地點，並連結至接近元件或在元件底層的單一共同點。這種模式可在各種射頻與高速數位系統中看到，其目的就是降低 IC中的雜訊。
在運用差動電路後，當電路的長度不一致，或是從驅動器到下一個接收器之間兩條線路不是配置成平行線，那麼就需要電容或RC過濾器。為何平行線的長度趨近相等﹖除了長度與訊號偏移之間的明顯因素外，其它因素包括無線電干擾、鄰近電路產生的干擾、或是其它電路板上元件所產生的干擾。若2條電路的訊號相同，微分公式(differential formula)會將某條電路的值減去另一條電路的值，讓淨偏移的值變為零。
若某條電路的值有偏差，且終端沒有處理得宜，或受到鄰近電路所影響，那麼不同電路的訊號之間的差異就會形成干擾。這麼短暫的雜訊或抖動經過多個階段後可能會逐漸累積，隨著階段數的遞增而小幅增加。最好的方法就是儘可能以一個純淨的訊號作為起點。內部的邏輯可能因電路上的雜訊而被開啟或關閉圖1。
如何量測時脈樹或緩衝器中特定階段的抖動元件，所參考的依據都是定義在延遲的參數中。大多數的數位示波器都有一個單次(one-shot)量測功能，可用來擷取訊號抖動的數值。其中大多數示波器都附有驅動程式，可運用外部軟體來計算訊號抖動元件。
定量抖動可運用Tpd的抖動值來量測。增生延遲的抖動亦稱為I/O抖動量測-減去輸入端抖動，作為輸入端針腳與特定輸出端之間的量測值之一，之後再把延遲量測的值減去這組量測值。就理論而言，在輸出端針腳上不會擷取到抖動，也就是說在增生延遲數值中，某些數值是從減去量測所得到的增生延遲後，所剩下的定量抖動。
在量測抖動方面，訊號抖動中執行一組高速傅立葉轉換(FFT)找出抖動的頻率，並套用一組小型過濾器，也許是一個簡單電容，然後重複測試。經過多次錯誤與嘗試後，通常就能獲得不錯的結果，之後再重複整個程序直到完成目標為止。