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2012-01-02
串列解串列器(SerDes)的數千兆赫茲級(MGH)的線路速率為現場可編程閘陣列(FPGA)帶來新的設計難題，特別是訊號完整性問題。此複雜技術所帶來的功能驗證挑戰，雖然不會更棘手，但也同樣困難。FPGA研發業者發現，SerDes設計的邏輯模擬容易陷入較長串列測試序列的泥沼，模擬次數以一～二個等級遞增。另外，SerDes使用複雜的層級化協定，使得全面驗證內部邏輯的工作難上加難。而且由於SerDes一般會在設計中整合陌生的第三方智慧財產權(IP)模組，因此最終系統的除錯工作也是一大問題。
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