隨著AI伺服器、資料中心與高效能運算平台持續升級,高速互連介面已從系統配角轉變為決定效能、擴充性與可靠度的核心關鍵。其中,PCI Express技術正快速朝更高頻寬、更低延遲與更高訊號複雜度邁進,從PCIe 6.0的導入到PCIe 7.0/8.0藍圖的展開,已明顯牽動伺服器、主機板、交換架構、量測驗證與材料設計等多個環節的研發節奏。產業鏈也同步因應AI訓練、推論與記憶體擴充需求,積極布局Retimer、Smart Cable Module、CXL與PCIe over Optics等新型互連方案,顯示高速I/O技術已成為新一波平台競爭的關鍵分水嶺。
然而,頻寬倍增也使傳統高速介面設計流程面臨明顯轉折。從PCIe 6.0開始導入的PAM4、FLIT模式、FEC與CRC,改變了錯誤處理、等化及協定驗證方式;進入128 GT/s後,通道損耗、抖動、串音、量測路徑、Retimer配置與連接器性能將更直接影響鏈路穩定度。本活動將從規格路線、SerDes、訊號完整性與高速通道設計、測試除錯與應用部署切入,協助研發與產品團隊建立由規格評估到量產驗證的完整技術脈絡。
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議題 |
| 13:00~13:30 |
報到與開場 |
| 13:30-14:10 |
PCIe世代演進加速,啟動AI平台互連新布局
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| 14:10-14:50 |
PCIe 6.0 Compliance Test:Tx與Rx量測實務
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| 14:50-15:10 |
中場休息與交流
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| 15:10-15:50 |
Panel級封裝翹曲挑戰下的測試與良率管理
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| 15:50-16:30 |
PCIe連接器與高速線材:物理層關鍵
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*主辦單位保留變更議程權利,議程變更恕不另行通知。
