建構FPGA內建收發器 支援高資料傳輸率並增進抖動效能

許多應用與設計均為互聯資料傳輸採用時鐘資料回復(CDR)架構的收發器，目前設計與通訊協定資料傳輸率節點的標準化是在1～3.2Gbps之間，如PCI Express(PCIe)、RapidIO與超高速乙太網路(Gigabit Ethernet, GbE)通訊協定，目前都是使用這個資料範圍。隨著資料傳輸率的需求持續提升，設計師開始尋找能夠支援更高資料傳輸率的解決方案，但又不希望超越傳統的系統與基底，這個挑戰將會越來越困難，因為FR4專屬的印刷電路板是在高頻下運作，像是趨膚效應與電介質流失問題，都會造成嚴重的訊號品質下降。  

新一代的產品須能滿足資料傳輸率1～3Gbps市場的迫切需求，並能轉移到下一代的收發器資料傳輸率節點。許多制定標準的組織，包括周邊零組件互聯特別興趣小組(Peripheral Component Interconnect Special Interest Group, PCISIG)與光學網路工作論壇(Optical Internetworking Forum, OIF)，都相信收發器的下一個邏輯節點階段會是介於5～6Gbps之間。然而，一些應用已經開始實行10Gbps的互聯能力(目前大多用於連線應用而非基底)，考慮到收發器設計的複雜性，這將挑戰收發器製造商該如何將其使用到所有的應用之中。  

現今的收發器製造商支持採用雙重收發器的產品策略來支援所有的應用，製造商提供通用的收發器來支援介於500Mbps～6.375Gbps之間的應用，並用更專用的收發器來支援介於資料傳輸率10～11Gbps的資料範圍。  

然而當系統收發器的資料傳輸率太寬時則須妥協，對某些在較低資料傳輸率下運作的應用也許將無法接受，因為電源消耗與成本通常是最重要的；在高資料傳輸率時好的抖動效能不見得能在較低資料傳輸率時轉換成好的效能，特別是資料傳輸率容限並不等於好的訊號完整性。  

晶片面積增加影響收發器  

FPGA必須為廣泛的應用及其需求提供解決方案，也就是元件需有強大的功能特性，並必須考慮許多可能性，或是在架構中提供靈活性以應付產業的改變。就如同上述要求，收發器也必須能提供同樣的能力，針對專門設計以便跨越較高頻寬的收發器也必須為跨越它的資料範圍的通訊協定提供需求，否則對某些應用來說將會是個累贅，並不適合做為產品使用。  

在高資料傳輸率下運作的收發器必須能夠支援從155Mbps～11.1Gbps範圍的應用，這將包含具有嚴格抖動需求的SDH/SONET，像是具有8b/10b編碼及微小訊號需求的GbE與PCIe，以及具有64b/66b編碼技術需求的10GbE之類的標準通訊協定。要支援這種條件等級的代價便是增加晶片面積，在這種極端資料傳輸率下運作的收發器特別會受到影響，因為較高資料傳輸率通訊協定的功能特性會變得更為複雜，導致須要使用更多的電晶體，並且需要更高的整體運作系統時鐘。  

以下是支援高資料傳輸率應用的典型功能需求：  

‧為增強抖動效能須實行複雜的鎖相迴路(PLL)  

‧新的編碼電路以支援較高的資料傳輸率(例如64b/66b)  

‧為訊號完整性需要新的電路(如果當元件有任何機會在標準的PCB架構下運作)  

‧增加更快的匯流排介面到FPGA架構之中  

晶片面積增加將會有一些負面的影響：  

‧電源浪費  

‧元件成本  

FPGA內嵌收發器  

當選擇收發器時的重要考量是電源的浪費，具有嵌入式收發器的FPGA通常用在對電源與熱量損耗相當重視的環境之中，收發器通常靠近基底互聯或基架面板，在此處強制空氣冷卻是很難進行管理的，因此收發器製造商必須謹慎地生產適合廣泛應用的產品，或是選擇不會增加電源消耗的技術與特性組合。  

PLL對電源消耗有重大影響，當資料傳輸率變寬時，PLL架構將變得非常複雜。在PLL中須要使用更多的邏輯，因為在跨越整個資料傳輸率時，PLL必須提供好抖動品質的能力，額外的電路近似於在收發器架構中擁有多重的PLL，這將造成晶片面積以及電源消耗的大幅增加。  

因為新的通訊協定需要更多層次的整合，採用較高資料傳輸率的新一代通訊協定也對收發器內的數位模組帶來衝擊，標準的主體仍然為未來的基底標準勾勒規格，以便能夠支援11.1Gbps的資料介面。在這些資料傳輸率下，也許有必要將用於當今許多標準中的8b/10b，編碼電路變更到64b/66b電路。  

當8b/10b編碼提供好的解決方案時，它也會增加25%負擔到資料流中，因為每8位元的字元將編碼為10位元，在較高資料傳輸率時，許多的通訊協定如10Gbps乙太網路將會轉移到64b/66b編碼電路，儘管它們有與8b/10b編碼電路具有相同的內容，僅需要極少的資料負擔，可惜的是，64b/66b編碼相對比較複雜，所以如果在收發器內實行將造成收發器本身的晶片面積大量增加，此外也會有更多的電源需求。  

須要進一步考慮電源需求的是資料傳輸率本身，因為：  

電源=電容×電壓2×頻率  

任何增加的系統頻率都會直接影響到電源消耗，以較低的資料或邊緣切換率來運作系統，都有助於減少整體的電源需求。  

當資料傳輸率進一步增加時，也有相同的原理，為了更容易達到較高的資料傳輸率，必須在較高資料傳輸率時用必要的規格來設計收發器。從傳送器PLL的觀點來看，須轉換到電壓控制的振盪器(VCO)設計，並有足夠的緩衝區強度來驅動時鐘分配網路。此外，CDR必須依據架構來編程為較寬的範圍。從傳送器觀點來看，產生的部分抖動是取決於固有的寄生與驅動電源的總量，然而，在較低資料傳輸率時，這種電源消耗可說是種浪費，高速系統展現出足夠的決定性抖動，這表示訊號完整性議題不僅是從內部符號干擾，內部還有許多其他的來源影響到收發器，晶片內與晶片外都要考量，以滿足更快的資料傳輸率，這意味著將會增加電源的需求，而且額外的面積消耗也不能提供客戶更具電源與面積效益的解決方案。最終，必須記得當資料傳輸率增加時，收發器開發通常得轉移到更低的特性尺寸(技術)，如此一來，當轉移到較高資料傳輸率時，電源消耗的浪費便會顯得較不明顯。  

當今大多數的應用所使用的收發器都在1～3Gbps之間運作，未來的藍圖建議許多下一代互聯標準將須在5～6Gbps之間運作，如此一來，往後的大多數應用則須讓收發器在622Mbps～6.375Gbps之間運作。  

在2008年之前，大多數的應用包括連接器、開發工具與測試設備，將不需要10Gbps收發器，部分是因為需求較慢、基礎架構成本太高，以及基底標準與收發器的屬性不夠明確。使用這種資料傳輸率的應用主要是連線端的應用，如SHD/SONET或10GbE架構的通訊協定，僅僅是單個通道平均都需要一個收發器。目前，這種形式的應用最好是針對一個專用的10Gbps收發器在外部連接FPGA，這是因為以下幾個因素：  

‧比較容易管理這些通訊協定規格的詳盡抖動需求  

‧大多數不需要10Gbps的客戶不須要在電源與成本之間取捨  

‧用單個收發器匯流排介面來連接FPGA的頻寬Fmax需求，使FPGA的整體系統效能不會受到阻礙  

在較低資料傳輸率時，嵌入收發器於FPGA內可以提供更完整的解決方案，當在支援高資料傳輸率與通訊協定時，又可減少複雜度的要求。這是相當重要的，因為對大多數的應用而言，大多數的複雜度都是一種浪費。  

收發器的設計將會鎖定在以155Mbps～6.375Gbps之間運作的應用，這可讓收發器的建構專注於生產一個可跨越整個資料傳輸率範圍，且具有絕佳抖動效能的元件，它也可以確保電源消耗是可控管的。  

PLL須具管理能力  

一般來說，收發器是設計用來跨過一個不完美的連結、傳送與接收資料，收發器的建構須要設計一個具備能跨越各種運作條件、以不同的速度運作的作業能力。像是預先強調與等化技術可以加入收發器中，以協助克服傳輸線路的損耗，這是造成內部符號干擾(ISI)或決定性抖動的主要原因。然而，PLL也必須有特別的架構以管理傳輸抖動與隨機性抖動的產生，這種管理能力會隨著跨越更寬的資料傳輸率範圍而隨之增加困難度，且有可能會造成複雜度與PLL晶片面積的增加。  

傳送器PLL減少隨機性抖動  

可達成的位元錯誤率(BER)大多是根據傳輸資料的品質，對資料品質有兩種主要的干擾，便是先前討論過的決定性以及隨機性抖動因素。隨機性抖動因素是在接近連結的前端(在傳送器)，主要與傳送器的PLL有關，這種隨機性抖動因素可以使特定的資料傳輸率被控制，用為特定的資料傳輸率設計的傳送器PLL可以將抖動產生最小化，只要透過仔細設計PLL的濾波器組成部分，並給與一個範圍，便可進行管理。濾波器的頻寬受到限制，因此如果將PLL處於一個超過最寬範圍的環境下運作，在範圍內的最高與較低的資料傳輸率將會看到較多的抖動。  

圖1顯示當VCO已經在6.375Gbps下最佳化運作時的PLL特性，當資料傳輸率增加超過最佳化資料傳輸率時，常態化的抖動產生已經是最差狀態，因為較高百分比的訊號單位波距已經產生噪聲，這種狀態也常出現在寬資料範圍VCO設計的相位噪聲，也將會造成整體抖動。  

透過設計在PLL內使用多重頻帶(或濾波器)，來跨過幾個「特定的」較窄頻率或資料傳輸率，在PLL內的資料範圍還可以被加寬。較窄的頻帶在PLL內部配置，可為PLL提供完整的資料頻寬，透過在PLL內部變更分配比或是提供額外的VCO便可以套用頻帶，兩者都會增加收發器的晶片面積。  

調整頻帶的方法對於收發器的架構是有益的，並可以加寬資料傳輸率，無論如何，頻帶的程度會增加收發器涵蓋的範圍，它還是比使用多重PLL架構更有效率，由於每個PLL可涵蓋不同的資料傳輸率，這種模式可以簡化單個PLL架構的複雜度，並對使用這種形式的PLL架構增加額外的靈活性。  

這兩種模式的副作用是收發器的抖動效能會依據資料範圍而不同，收發器在10Gbps運作與成功的特性，會發生在使用不同的PLL或頻帶時。舉例來說，與2Gbps的抖動效能將會有差異，因此造成在10Gbps時將不一定比在2Gbps時有更好的容限，因為PLL的構成因素將會有所不同。雙重PLL架構的抖動效能將比較容易管理，因為它允許在不同的頻率使用不同的振盪器。  

總結來說，在6Gbps與10Gbps使用相同的PLL，當超過最佳化的速率時將容易產生較高的抖動。或者，也可以使用兩個不同的PLL，這意味著其中一個資料速率的效能不會與另外一個資料速率相關。在這兩個例子中，雖然在較高資料傳輸率有好的效能，但在較低資料傳輸率時並不見得會有較好的抖動容限，因為PLL特性是不同的。  

增加頻寬提供CDR追蹤抖動  

位元錯誤率也是會依據接收器的能力來在不同抖動條件的CDR中回復資料，CDR無法在頻寬不足時追蹤抖動，因此頻寬必須足夠大以滿足大多數工作或最高資料傳輸率應用的抖動容差遮罩，不像傳統的PLL，收發器CDR的特性是資料傳輸率減低，抖動容差也會下降，當噪聲出現在標準PLL或CDR PLL的輸入端時，它們的運作性質是採用相同的方式，在迴路頻寬之內會跟隨著噪聲，但在頻寬外部則不會。對標準的PLL而言，抖動轉移峰值與容差下降之間的關係經修正後如圖2所示。對於CDR而言，關聯性變得更為複雜，因為在高頻時唯一的最重要因素是跟隨高輸入抖動斜率的能力。無論如何，PLL的使用還是有所限制，並受到CDR可跟隨的斜率或頻寬的限制，這將轉換到介於回復的時鐘與資料之間的大型相位差，如果抖動的容差遮罩沒有達到特定的標準，將會建立位元錯誤。理想上，在遮罩上將有容限以允許跨過傳輸線路回復訊號時造成的任何惡化。  

任何為CDR提供資料傳輸率的過程都會不同，資料流傳輸的數量變化都會導致這個現象，且偶爾也會在迴路中減少穩定性，想要讓CDR能夠接受較低的資料傳輸率，再一次增加更多頻帶到PLL之中即可。  

圖2顯示在低頻時運作高資料傳輸率CDR導致的接收器抖動容差浪費，頻率響應已經被正常化，以容許高資料傳輸率與低資料傳輸率的曲線可以顯示在一起。  

面積增加影響成本  

支援較寬的高速資料傳輸率須要在收發器內增加額外的靈活性與功能性，才能夠適合在622Mbps，甚至在10Gbps運作，這些需求會大量地增加收發器的面積，造成其需要更多的矽晶片面積，就算是採用縮小間距的製程技術，第二代與第三代的收發器模組在晶片面積上仍然比其前一代還要大，增加晶片面積的直接影響便是提供給客戶的元件成本。  

在10Gbps時，許多這些模組仍然是必需的，例如當元件應用在10Gbps線路模組時，然而，客戶在為單埠PCIe應用使用收發器時，需要的是低成本的解決方案，可能無法接受為額外的功能特性而付出額外的成本。  

支援6.375Gbps以下的應用  

許多應用現在都已經轉換到收發器技術，目前主流的需求仍然停留在接近3Gbps的資料點，雖然注意力已經轉移到下一代技術，但是目前大多數的應用仍針對最高以6.375Gbps運作的收發器，需要更高速度的狀態可以針對特定資料速率運作來設計專用的元件。收發器以較高的資料傳輸率運行並不保證可提供更佳的抖動效能。抖動是收發器設計中較難管理的問題，它並不會隨著更高的收發器速率而被解決。PLL必須能跨越整個資料傳輸率範圍的方式來建構，才能有好的表現，但是加長的範圍將會增加PLL的設計挑戰。  

FPGA內的收發器可以被建構在6.375Gbps之下的速率運作，但對收發器複雜度產生的影響，將會造成晶片面積的增加，並對成本造成主要的衝擊，更重要的是電源消耗問題，就算是大多數的應用也不需要這種額外的效能。  

(本文作者任職於Altera)  

(詳細圖表請見新通訊62期4月號)