隨著生成式AI與高效能運算(HPC)需求持續升溫，資料中心架構正悄然發生變化。過去以Scale-out為主的設計，逐步轉向更強調節點內高速互連的Scale-up模式。在這樣的轉變下，一項原本被視為「主機板內部匯流排」的技術——PCI Express(PCIe)，正被重新賦予關鍵角色。
從PCIe Gen6開始導入全新的訊號機制，到Gen7、Gen8持續推升頻寬，PCIe的發展路徑看似延續過去「每一世代倍增頻寬」的節奏，但實際上，其技術內涵與產業定位已出現質變。當PCIe逐步走向資料中心內部互連的核心，其所面臨的，不再只是速度競賽，而是延遲、功耗、成本與生態系協調等多重考驗。
從匯流排到互連架構 PCIe角色正在改變
PCIe長期以來之所以能成為產業標準，關鍵在於其穩定而可預期的技術演進節奏。從早期每lane數百MB/s的傳輸能力，到今日動輒數百GB/s的雙向頻寬，PCIe始終維持向下相容，同時持續推升效能，支撐從顯示卡、儲存裝置到各類加速器的發展。
然而，隨著AI應用對資料吞吐量的需求呈現爆炸性成長，PCIe的角色也開始出現轉變。當GPU之間、加速器與記憶體之間需要在極短時間內交換大量資料時，原本用於連接周邊裝置的匯流排，逐漸被拉升為系統內部的關鍵資料通道。
這樣的轉變，在PCIe Gen6世代達到一個明顯的分水嶺。為了突破傳統NRZ訊號在高頻下的限制，PCI-SIG導入PAM4(四電平調變)技術，使單一lane的傳輸速率提升至64 GT/s，同時搭配前向錯誤修正(FEC)與固定長度封包(FLIT)架構。這一系列設計，使PCIe的運作方式開始接近高速網路系統，而不再只是單純的板級連接技術。
進入Gen7與Gen8後，這樣的趨勢更加明確。頻寬持續倍增至128 GT/s與256 GT/s，對應x16配置下可達512 GB/s甚至1 TB/s的雙向傳輸能力。這樣的規模，已經不僅是「I/O頻寬」，而是足以支撐整個AI訓練叢集內部資料流動的關鍵基礎。
也正因如此，PCIe開始跨入原本由Ethernet主導的資料中心內部互連。從匯流排走向Fabric，PCIe的定位正在被重新定義。
技術進化帶來新負擔
然而，頻寬的快速提升並非沒有代價。PAM4與FEC的導入，雖然成功解決了高頻傳輸的訊號完整性問題，但也讓PCIe系統不可避免地面臨延遲增加的挑戰。過去PCIe之所以能在各類應用中廣泛採用，部分原因在於其極低延遲特性；如今，在更高頻寬的要求下，這項優勢開始被稀釋。
同時，系統設計的複雜度也顯著提升。當資料速率進入128 GT/s甚至256 GT/s等級後，通道損耗、抖動(Jitter)、串擾(Crosstalk)等問題變得更加難以控制，工程設計不再只需解決電路板層級的問題，還必須把封裝技術、材料選擇與整體系統架構的挑戰一併考慮進去。
更進一步來看，PCIe在Gen8世代所面臨的，已經不只是設計難度問題，而是物理極限的逼近。當電氣訊號難以在合理功耗下維持穩定傳輸，業界也開始討論光互連、先進封裝與Chiplet架構等替代路徑。
換言之，PCIe的演進，正逐步走向一條與傳統網路技術高度重疊的道路。
技術推進與生態系需求的拉鋸
在這樣的產業背景下，PCI-SIG副總裁Richard Solomon指出，PCIe目前所面臨的挑戰，已不再只是單純的技術升級，而是整體生態系的平衡問題。
PCI-SIG副總裁Richard Soloman表示：AI加速器互連所帶來的技術需求，是推動PCIe技術標準加速演進的主要原因。
他觀察到，AI資料中心對Scale-up架構的需求，是推動PCIe頻寬快速成長的主要動力。在這些應用場景中，GPU與加速器之間的資料交換頻率與規模遠高於過去，使得系統對於內部互連頻寬的要求持續攀升。這也促使PCIe必須不斷推進新世代規格，以維持其在系統架構中的關鍵地位。
然而，這樣的發展方向，同時也改變了PCIe的本質。Richard指出，隨著PAM4與FEC等技術的導入，PCIe正變得越來越像網路，而不再只是傳統意義上的匯流排。這種「網路化」的趨勢，意味著延遲與系統複雜度將成為不可忽視的問題。
更具挑戰性的是成本問題。在談到PCIe Gen8時，Richard直言，若要達到該世代所設定的最高效能目標，相關晶片很可能需要採用2奈米甚至更先進的製程技術，這會大幅提高晶片設計的複雜度與製造成本。
當先進製程與高複雜度系統設計交織在一起時，PCIe的導入門檻已經不再只是技術能力的問題，而是整體投資報酬的考量。
標準制定的兩難：誰需要最先進的PCIe？
在這樣的背景下，PCIe生態系內部也開始出現明顯分化。
Richard指出，並非所有開發者都需要最先進的PCIe技術。對於AI資料中心與高效能運算業者而言，極致頻寬往往是必要條件，即使意味著更高的成本與複雜度，也仍在可接受範圍內。然而，對於許多傳統伺服器、工業電腦或嵌入式應用來說，穩定性與成本效益往往更為重要，過快的技術演進反而可能帶來負擔。
這樣的需求差異，使PCI-SIG在標準制定上面臨兩難。一方面，必須持續推動技術進步，以滿足AI加速器互連、乙太網卡這類高階應用需求；另一方面，也需要確保標準不會過度超前，導致部分生態系成員難以跟上。
向後相容造就廣大生態系 測試驗證改弦更張
為了解決這個問題，PCI-SIG採取了一種更具彈性的策略。
傳統上，技術標準的演進往往帶有某種「線性升級」的意味，新一代技術出現後，舊世代逐步被淘汰。然而，PCIe的技術發展邏輯不太一樣：PCIe標準一直是向後相容(Backward Compatible)的。
透過不同世代與通道數(Lane)的組合，PCIe實際上形成了一個具備彈性的性能矩陣(圖1)。開發者可以根據需求，在「較新世代、較少通道」與「較舊世代、較多通道」之間做出取捨。例如，某些應用即使不採用最新的Gen7或Gen8規格，也可以透過增加通道數，用Gen4或Gen5技術達到相近的總體頻寬。
圖1 PCIe通道與總頻寬矩陣
這種設計的意義在於，PCIe不再是一條單一的技術升級路徑，而是一個提供多種選擇的架構平台。Richard強調，PCI-SIG的目標並非強迫所有開發者跟隨最新技術，而是讓不同應用能在各自適合的成本與性能區間中運作。
也因為如此，PCI-SIG直到目前為止，還是會收到許多舊世代產品的測試跟認證需求。然而，協會的測試能量是有限的，如果舊規格的待測物(DUT)多了，能分配給新規格的測試能量就少了。因此，PCI-SIG
決定自2026年台北場工作坊結束後，工作坊將不再接受PCIe Gen4待測物的測試申請，未來這些舊規格待測物必須先在PCI-SIG授權的認證實驗室進行測試並通過後，再將測試結果提交到PCI-SIG，取得認證資格。
PCIe的競爭延伸至生態系治理
在AI與高效能運算的推動下，PCIe技術規格持續向更高頻寬邁進，並逐步進入資料中心Scale-up架構的核心。然而，隨之而來的延遲、複雜度與成本問題，也讓整個生態系出現分化，並對標準制定帶來新的挑戰。
未來，PCIe與Ethernet之間的競爭，將不僅是技術規格的較量，更是不同架構理念與生態系整合能力的競爭。而對PCI-SIG而言，如何在快速創新與廣泛採用之間取得平衡，將成為決定PCIe能否持續在高速互連領域占有一席之地的重要關鍵。