3D IC是近期極為熱門的話題之一，不單是因為有可能打破存在30年之摩爾定律，也因其可縮小體積、降低功耗、提升可靠性與安全性等特性，而備受矚目。整體而言，若能善用3D IC之諸多優勢，將有助消費性電子與各式可攜式裝置朝向更加輕薄短小且兼具高效能之路途邁進。
摩爾定律(Moore's Law)的個體或總體經濟學效益，不僅使其成了英特爾(Intel)的發展指針，也是全世界半導體領域很自然的追求目標。摩爾定律驚人地靈驗了30多年，可能連這位創始人自己也驚訝不已。然而，摩爾定律一向與電腦系統商或者消費性電子(CE)業者無關，摩爾定律只與晶片設計人士關係密切。
摩爾定律走入歷史？ 三維空間創新猷
無論如何，摩爾定律的發展，推升了系統單晶片(SoC)的出現。當人們回過頭檢視SoC的優點時，多半認為它可以達到降低成本、增加執行效能、降低耗電、縮小體積與增加可靠度等優勢。當然，因為要達到一個IC具有所有系統的功能，就必須在布局(Layout)、時序(Timing)與訊號整合度(Signal Integrity)上付出時間、人力、金錢或電子設計自動化(EDA)工具的龐大代價。
但是，SoC早在2003年就被英特爾的一位主管宣告死刑，市調公司也在2009預估摩爾定律會在2014年終止。原因是隨著光罩與製程的價格居高不下，SoC之投資報酬率也將受到質疑。因此，當時英特爾便提出系統級立體封裝(System on 3D Package, So3D)的概念，以為因應。
其實利用晶片堆疊來減輕IC中擁擠的程度，並不是全新的構想，甚至在業界存在已經超過30年。除了過去一直試圖在平面(Planar)製程或者設計工具上努力，達到摩爾定律的需求外，近期已逐漸有人考慮到利用第三度空間來創造三維晶片(3D IC)。
3D IC快速竄起 堆疊方式所在多有
從圖1中可以看出，3D IC乃是透過高度的堆疊來整合不同的IC。與3D封裝不同的是，3D封裝內的元件多屬離散方式，皆是在元件的周邊利用打線接合(Bonding Wire)相接；但是3D IC卻是一個獨立的IC，可透過垂直與水平整合來大量提高密度。
 |
| 圖1 2D SoC與3D IC之架構差異 |
事實上，3D IC在90年代被稱為垂直整合電路(Vertically Integrated Circuits, VIC)、累積黏著晶片(Cumulatively Bonded IC)，或者是3D Integration。從堆疊這個名詞來看，至少可以有下列不同的堆疊方式：
第一種屬於電晶體堆疊(Transistor Stacking)，也就是將電晶體做成非平面(Non-planar)的電晶體。例如平面式雙閘極電晶體(Planar Double Gate Transistor)、Flexfet、FinFET、Tri-gate Transistors或Gate-all-around FET等。
第二種則是封裝層次的堆疊(Package Stacking)，乃是將不同封裝形式的「封裝」再以另一個封裝堆疊起來。最為人熟知的為系統級封裝(SiP)、系統封裝(System on Package, SoP)、內嵌式封裝(Package in Package, PiP)、堆疊式晶片級封裝(Stacked Chip Scale Package, SCSP)、疊層晶片(Chip on Chip, CoC)與內嵌元件(Embedded Device)等。
另外還有晶粒堆疊/晶圓片堆疊(Die Stacking/ Wafer Stacking)，將不同的晶粒或晶圓片針對Die-to-Die、Die-to-Wafer或Wafer-to-Wafer用鍵合(Bonding)的方式接合。其中，又包含另一種無接觸型3D IC(Contactless 3D IC)。
本文談及的3D IC便是以晶粒堆疊/晶圓片堆疊為主，並結合矽穿孔(Through Silicon Via, TSV)技術的一種半導體製程技術。
結合矽穿孔技術 3D IC優勢盡顯
也因為結合了各種最先進的技術，不論從結構、商業模式或效能上來看，3D IC至少提供了以下這些好處：
|
|
| |
一個3D IC，可以在1平方公分之面積上提供高達四萬至十萬條連接線，在速度上可以較現有封裝技術為主的IC提高近十倍、達1Tbit/s的速度。相對於傳統的封裝技術，現有的每個焊球(Solder Ball)大小約為100微米(μm)、間距約200微米。但若採用3D IC，則其微接點(Micro Joint)可不大於20微米，間距也不大於50微米，大幅降低尺寸。 |
|
|
| |
第二項好處是，若可把動態記憶體(DRAM)堆疊到中央處理器(CPU)的上方或下方，這些記憶體就可視為CPU的快取記憶體(Cache)。相較於過去這些記憶體都屬於晶片外(Off Chip)，也常是系統頻寬的最大瓶頸之處，但透過堆疊CPU與記憶體，將可大量增加快取記憶體。根據英特爾的研究，為CPU增加32M～64MB的快取記憶體可以為Off Chip的記憶體頻寬需求降低三倍、效能提高15%、功耗減少15%。 |
|
|
| |
以通訊產品而言，IBM估計其一個矽鍺(SiGe)製程的無線通訊產品，使用3D技術將可以提高40%的電源效率，並且減少20%的功率消耗。不久前有學者設計一個8,192點的3D IC FFT，得到的成果是其功率延遲積(Energy Delay Product, EDP)比過去的設計少了36%。 |
|
|
| |
過去的SoC目標多為將各個獨立的IC整合，希望透過SoC，可以減少面積與封裝需求，並且提高其可靠度。但不幸的是，相關費用可能所費不貲。不過隨著3D IC的進步問世，將有助降低生產費用。
舉例來說，以一個汽車電子的SoC而言，可能要將邏輯電路、類比電路、快閃記憶體等全部整合在一起，但是，在實作時，其製程與設計上的整合太多，代價也太高，電路效能也不一定好。因此若是可以用垂直整合的方式，各個原有的模組可以繼續用原有較低階的製程，最後用3D整合的方式將其堆疊，這樣的費用將可以比SoC還低。
|
|
|
| |
雖然可用較早期的製程來設計3D IC元件，但早期使用的製程如0.35微米技術其漏電流、IDDQ與暫態電流差距會較大，所以若是以互補式金屬氧化層半導體(CMOS)製程來設計，不但可透過IDDQ Testing提高測試品質、對於CMOS一些較不常見的錯誤如Gate Oxide Short、Bridge、Parasitics、PN Leakage、Punch Through、Open Drain或Open Gate等，都可以輕易的用IDDQ Testing偵測出來。 |
|
|
| |
以一般的CPU而言，在追求高速邏輯運算的同時，也需要大量的記憶體。但若採用DRAM當內部記憶體，由於邏輯電路和DRAM的製程各有其需求與特性，因此必定會有製程不同的困擾。但若使用3DIC，這種因為需要異質整合而犧牲各自效能的情形就可以改善。 |
|
|
| |
3D IC可以減低靜電放電(ESD)需求是因為過去若要堆疊兩個IC，將需要晶片對晶片(Chip-to-Chip)的相接，但現在只要直接透過垂直匯流排就可以相接。另外，雖然是兩個IC相接(例如一個記憶體與一個微處理器)，但該記憶體卻可以直接視為是這個微處理器的內嵌式記憶體(Embedded Memory)，因而可以省去記憶體I/O設計的過程。且過去在I/O上努力考慮的人體放電模式(Human Body Model, HBM)與機器放電模式(Machine Model, MM)似乎也不用考慮了，僅須考慮元件充電模式(Charged Device Model, CDM)即可。 |
|
|
| |
根據鑽研此領域之組織EMC3D之說法，3D IC比傳統的SiP散熱效果更好，這是因為TSV除了可以拿來當訊號線外，也可以用來散熱--這正是導熱孔(Thermal Via)的構想。如稍早恩益禧(NEC)對一個八層堆疊DRAM散熱所做的分析，TSV的散熱效果比傳統用打線接合的方式提升二至三倍。 來當訊號線外，也可以用來散熱--這正是導熱孔(Thermal Via)的構想。如稍早恩益禧(NEC)對一個八層堆疊DRAM散熱所做的分析，TSV的散熱效果比傳統用打線接合的方式提升二至三倍。 |
|
|
| |
3D IC提供了一個軸向的自由度(Degree of Freedom)，此軸向的電路可以幫記憶體提供更好的修護能力(Reparability)，也就是因為多了一個空間電路，可以讓電路設計師或者測試工程師更多的設計與容錯空間。因此其良率可以提高。 |
|
|
| |
過去的SoC可以用去氧樹酯(De-cap)的方式進行逆向工程(Reverse Engineering)，並藉此進行模仿。但是在3D IC領域中，因為有兩層的晶圓或晶片互相黏接，採用De-cap可能會破壞IC結構。另外，蝕刻動作也相對困難，因為每一層的厚度變化皆比原有的單一晶圓更加突出，所以蝕刻難度會更大。最後，因為有多個訊號層堆疊，若是用影像感測電壓的方式，也會造成影像模糊而無法辨認。因此採用3D IC可保護既有晶圓或晶片之設計。 |
|
|
| |
3D IC可以提供彈性的連線機制，因此，也提供更高的容錯空間，達到更好的可靠度與良率，這些都需要相當高的可規畫性。3D IC因為多了一度的自由空間，因此，不管是在電路的合成階段、或是在系統整合階段，3D IC都可以使電路的呈現更具彈性。 |
|
|
| |
相較於SiP採用打線接合或覆晶(Flip Chip)技術來達到3D堆疊，以TSV為基礎的3D IC不僅可縮短連線距離，節省中介層(Interposer)或導線架的使用，大幅減少晶片厚度與材料成本，更可提升晶片效能，降低電磁干擾(EMI)與功率消耗。 從上述介紹可以看出，由於3D IC的低功率消耗特性，及垂直堆疊的特性可以使記憶體容量倍增，正好符合消費性電子產品與資料中心的低耗能與高資料頻寬需求，也因此，更證實了3D IC將是未來必然的發展趨勢。 |
(本文作者任職於工研院資通所)