搞定多通道訊號調節校準　衛星通訊收發系統實作新設計

過去幾十年來，無線系統通道數和頻寬穩步成長，對資料速率和系統整體性能的要求驅動現代電信、雷達和儀器儀表系統發展。但與此同時，這些要求也增加了電源封裝和系統的複雜度，使功率密度和元件級別的功能變得更重要。

為打破其中的一些限制，半導體產業將更多的通道整合到同一個晶片封裝中，藉此降低每個通道的功率要求。此外，半導體公司還將更複雜的功能整合到數位前端，簡化了過去在專用積體電路(ASIC)或現場可編程閘陣列(FPGA)結構中才能實現的晶片外硬體設計。這些功能既包括濾波器、下變頻器或數值控制振盪器(NCO)等萬用元件，也有更複雜的特定應用操作。

訊號調節和校準問題僅在開發多通道系統時才變得較複雜。這種架構可能需要每個通道有獨立的濾波器或其它數位訊號處理(DSP)模組，進而轉變成對節能更為重要的強化型DSP。

本文介紹了使用16通道發射(16Tx)和16通道接收(16Rx)子陣列的實驗結果，其中所有發射和接收通道都使用數位轉換器積體電路(IC)中的強化型DSP模組來校準。與其它架構相比，這個多通道系統在尺寸、重量和功率上都更有優勢。相對於該系統的FPGA資源利用率後可發現，強化型DSP模組可為多通道平台的設計人員解決重要挑戰。

數位訊號處理模組

真實訊號無論是用來合成還是接收，都需要一定程度的分析或處理才能共同滿足任何應用所需的性能。訊號鏈幅度衰減或平坦度的常見補償辦法是藉由補償濾波器。增益和平坦度補償濾波器的設計是用於校正給定頻段內的缺陷，進而為下游應用創建更理想的回應。

對多通道系統而言，此處理須能獨立控制每個通道，讓通道彼此獨立運行，因此該系統使用獨立的DSP模組。

數位上/下變頻器模組

本文的結論主要依賴單晶片DAC和ADC中配置的數位上變頻器(DUC)DSP模組和數位下變頻器(DDC)DSP模組。圖1是DUC和DDC框圖示例，說明了這些資料通道常用的內部結構。這些DUC和DDC模組有許多用途：

1.與數位介面的資料速率相比，內插(DUC)和抽取(DDC)轉換器的採樣速率。

2.轉化即將合成的DAC資料(DUC)和數位化ADC資料(DDC)的頻率。

3.將介面的數位資料發射導向基頻處理器(BBP)。

4.為每個通道實現數位增益，產生更接近系統滿量程值的碼值。

5.支援注入簡單的數位音調，毋需數位資料連結，便能簡化系統快速啟動。

6.將每個通道的相位對齊通用基準。

人們往往希望卸載到轉換器或從轉換器卸載的數位資料速率能夠與轉換器的採樣速率不同，進而降低系統功耗，提高系統的整體彈性。因此，通常會部署數位上變頻器和下變頻器模組。DUC模組使來自BBP的發射波形資料能夠以低於DAC採樣速率的速率發射，因此也支援DAC以更高的速率合成內插波形資料(見圖1頂部的內插子模組)。同樣地，DDC模組使接收輸入在抽取前以更高速度的ADC採樣速率數位化，之後再以更低的資料速率發送到BBP(見圖1底部的抽取子模組)。

許多系統都在DUC和DDC中採用複值NCO，目的就是為了實現這種頻率轉換，如圖1所示。NCO可被認為是數位訊號產生器，它能提供等同於本振(LO)的訊號，當訊號被發送到同樣在DUC/DDC中的數位混頻器中時，可以提高發送到DAC的發射波形頻率(和DUC的情況一樣)，或降低從ADC發出的接收波形頻率(和DDC情況一樣)。當數位頻率轉換發生時，DDC內這些數位混頻器的輸出往往變成複值，使得同相位(I)和正交相位(Q)訊號沿著最終連接到單獨ADC採樣實值資料的單一數位通道傳輸。同樣地，到達DUC數位增益模組數位混頻器的輸入複值訊號在輸出端變成實值，然後簽發到單獨DAC，合成實值訊號。

此外，DUC和DDC還使用戶能夠在轉換器的暫態頻寬內獲得多個數位通道。結果就是BBP能夠合成或分析比子陣列本身的轉換器數量還要多的資料流程。因此，如果兩個窄通道彼此隔得很遠，就需要能提供更好的訊號合成或分析能力的系統。

正如圖1所示，數位增益模組也經常出現在DUC和DDC中。數位增益透過向子模組中另一個數位混頻器的輸入提供靜態數位碼值來實現。利用這個功能，用戶獲得的碼值更接近數位介面位元數所提供的滿量程值。同樣地，只要向數位混頻器的一個埠提供連續靜態碼值，便可注入直流偏移連續波(CW)波訊號，而非基頻資料。這樣用戶就能透過DAC將發射CW波輕鬆合成至類比領域，毋需透過BBP建立JESD204B或JESD204C資料連接。

此外，相位偏移模組經常部署在NCO的輸出，如圖1所示。這些相位偏移可按照系統內的通用基線參考來校正通道間相位偏差。由於每個DUC和DDC都有自己的NCO，因此只需針對給定的NCO頻率來偏移一個確定量的NCO相位，便可實現系統每個通道的相位對齊。這樣一來，在使用時遇到可用的多晶片同步演算法時，所有通道間的確定性相位關係可透過這些NCO相位偏移進行校正[1]。圖2顯示了實現相位對齊(透過嚴格為每個接收資料通路設定所需的NCO相位偏移值)前後，16通道同時接收I/Q資料獲取的實驗結果。請注意，這些數位校正還校正了每個通道前端網路中的射頻和微波損耗。

可編程有限脈衝回應濾波器

儘管NCO輸出相位偏移模組可被用於單一頻率的相位對齊，子陣列校準則經常要求對整個目標頻段進行相位對齊。而為達到寬頻相位和幅度校正，通常還部署另一種DSP模組。這種模組被稱為有限脈衝回應濾波器(FIR)[2]。

運用pFIR實現通道幅度對齊和增益平坦化

例如可建立一個用於展示寬頻幅度和相位對齊以及增益平坦化的系統，採用四個數位化IC，各包含四個發射和四個接收類比頻道，或者八個發射和八個接收數位通道。當使用系統內的所有四個數位化IC時，總共可實現16個發射和16個接收類比頻道，或者32個發射和32個接收數位通道。單獨的鎖相迴路(PLL)頻率合成器IC用於給每個數位化IC提供轉換器採樣時脈訊號。此外，時脈緩衝器IC用於提供多晶片同步演算法所需的數位參考和系統參考時脈[1]。

透過連接的16發射/16接收校準板，可將組合通道發射訊號準確地回送到每個單獨的接收通道，以便同時採集所有接收通道。系統的PLL頻率合成器再透過自身相位調整模組對齊，發射通道和接收通道則使用DUC和DDC各自提供的NCO相位偏移模組粗略對齊，使子系統相位大致與校準頻率對齊，見圖2所示曲線。

96分接頭pFIR濾波器位於每個ADC的輸出，如此每個ADC通道的相位和幅度回應可在整個ADC採樣速率的頻率範圍內彼此對齊。因此可將pFIR放在ADC和DDC模組之間。這樣數位介面的資料速率就不同於pFIR的速率，所以需要知道系統頻率轉換和速率抽取的程度，以便採用pFIR進行通道幅度對齊。

為實現系統內通道的幅度對齊和幅度平坦化，將寬頻掃頻波形載入每個發射通道，使得系統的I/Q頻寬中包含所有頻率。這樣使用者就能確定系統資料速率內所有頻率的頻率誤差回應。然後，在抽取的I/Q資料速率下獲得基線資料獲取。圖3顯示系統內16個接收通道中四個通道的相位和幅度誤差回應。注意圖3左側，NCO相位偏移主要校正每個接收通道的相位誤差，但正如圖3右側所示，系統中的幅度誤差仍在。剩餘的12個接收通道也有同樣的誤差回應。另外應注意，不僅接收幅度不同於Rx0，如果不使用其它校準技術，幅度平坦度也很差。這些異常是在ADC前端網路中使用類比濾波器時故意導入的，以便證明幅度平坦度和均衡。

因此，為改善幅度對齊和幅度平坦度，根據每個通道相對於增益平坦Rx0的複值誤差回應設計實值96分接頭任意幅度和相位pFIR。應注意，pFIR設計演算法更注重較窄目標I/Q波段的誤差響應。但是，完整的pFIR設計覆蓋更廣的全速率ADC奈奎斯特區，強制處於250MHz子帶以外的區域使用統一的通帶回應。因此，本文中，集中在接收NCO頻率(1.3GHz)的250MHz子帶對pFIR設計而言比奈奎斯特區的剩餘頻率更重要。這些pFIR採用MATLAB中DSP System Toolbox的濾波器設計功能，但同樣的演算法也可用到現場系統的強化型數位電路中。圖4顯示了本文實例所用16個接收通道中兩個通道的96分接頭pFIR濾波器。剩下來的14個接收通道的pFIR設計相似。

必須注意，pFIR設計演算法通常使用介於0到1之間的連續值係數空間。但是，硬體要求量化這些持續值係數，且必須位於系統可用的特定位元寬內。系統為pFIR係數空間採用不同的位元寬，這樣一來，一些係數是16位元，一些是12位元，還有一些只有6位元。此外，12位元係數須在16位元係數旁。如圖4中的係數值所示，只有更大值的係數需要16位元，更小值的係數只需要6位元。但是，只要對理想的濾波器係數進行量化，都要導入量化誤差，應注意最小化本文中的這種量化誤差，設計的係數仍需擬合可用的係數空間。

量化完成後，藉由數化儀IC應用程式設計發展介面(API)功能，將pFIR係數載入每個通道。最後，獲得後續接收資料獲取，同時啟用pFIR來分析pFIR設計的有效性。圖5頂部顯示了啟用pFIR前的結果。應注意，在幅度均衡步驟前，16個接收通道在感興趣的頻率範圍內有不同的幅度和相位。還應注意，八個接收通道的幅度平坦度回應與另外八個的不同。但在為每個接收通道設計和啟用pFIR後，如圖5最下方所示，所有接收通道的幅度在名義上實現了I/Q頻寬內的幅度均衡、幅度平坦以及相位對齊。幅度和相位均衡還可以透過更精細的pFIR設計實現改善，但這超出了本文探討的範圍。

數位化元件資源消耗與FPGA資源消耗

為什麼要在數位化IC上而不是在FPGA的硬體描述語言(HDL)結構中使用強化型pFIR？這可以從幾個方面來回答：資源減少、設計複雜性和功耗。

資源減少向來都是一個重要的話題。數位化IC已經創建並安裝了強化型pFIR模組。在FPGA中，可以從DSP分片上建立FIR濾波器，這些DSP分片包含特定的FPGA構造元件，目的在提供DSP功能。FPGA DSP分片不同於傳統的邏輯門，比如觸發器，它會單獨計入FPGA資源利用率。要確定pFIR應用於數位化IC還是FPGA，FPGA的利用率，特別是DSP分片的利用率變得非常重要。為了對比，所選的VCU118平台包含一個由6,840個DSP分片組成的Xilinx FPGA。雖然DSP分片的數量已經相當可觀，但在確定結構中到底要放置多少個濾波器時，還必須考慮通道的數量。

為此，必須知道濾波器所需的輸入採樣速率。表1顯示了在FPGA上合成一個FIR設計時所需的估計資源數量，針對的是能映射潛在數位化IC資料通道配置的幾個應用場景。這些為每個濾波器估計的資源來自Xilinx LogiCORE IP FIR Compiler 7.2模組摘要。為了查看這個概要，向Xilinx Vivado Design Suite 2018.2創建的簡化MicroBlaze設計增加了濾波器。250MSPS和1GSPS速率的情況是FIR將使用從變頻器抽取的資料來運行，而4GSPS的情況則是假設資料直接來自變頻器的未抽樣輸入。每個FIR濾波器的運行速度為250MHz，以便模擬FIR濾波器在基頻資料通道中的運行速度，並且包含96個16位元可重載係數。

有鑑於XCVU9P FPGA的利用率，很顯然必須要用一個更大的FPGA來包含所有需要的濾波器。對於4GSPS FIR濾波器這種情況，需要至少兩個XCVU13P設備來分擔所有濾波器的資源負載，這相對地減少了設計成本。相較之下，上文提到的用於強化型DSP pFIR部署的全部16個通道需要的所有濾波器全部包含在數位化IC本身中，目的是為了降低系統設計方法的複雜性。

FPGA中FIR的另一個主要問題是設計的複雜性，這與DSP分片資源利用率高有關。在晶片上，濾波器的設計被固定在晶片的單一位置，但係數和權重可以透過數位方式改變，進而實現相對靜態的執行。在FPGA結構中，FIR濾波器設計規定了那些DSP分片在晶片不同區域的布線。這表示隨著濾波器的增加或變動，會消耗FPGA更多的區域，DSP分片之間的布線連接也變得越來越具有挑戰性。其次，擴展FIR濾波器設計可能會影響FPGA設計其餘部分的布線，這會使時序關鍵布線變得很難，雖然在某些情況並非不可能。

數位元件功耗與FPGA功耗

過去DSP模組透過可編程邏輯來實施，如FPGA中可看到的。但是，在FPGA內實施可配置模組通常會產生過多的整體系統功耗。

為了嘗試直接比較兩個系統，本文為VCU118創建了幾個簡單的參考設計，目的是為了確定使用FPGA的濾波器方法在實際場景中功耗的相對差異。之所以選擇VCU118，因為當時它在Xilinx直接提供和支援的評估系統中擁有較多的DSP。採用VCU118，針對每個FIR輸入採樣速率創建了兩個Vivado項目：一個有濾波器，一個沒有。對於250MHz和1GHz這兩種情況，在設計中插入了八個FIR濾波器。在4GHz情況中，由於資源利用率高，設計中只插入了兩個FIR濾波器。每個濾波器使用輸出Xilinx LogiCORE DDS Compiler 6.0模組饋送，以便確保使用的是有效資料。另外必須注意，在合成後要檢查RTL，以便驗證設計中保留了濾波器，確保它們沒有被最佳化掉。在針對每個採樣速率的第二個設計中，濾波器被移除，但所有其他IP模組保留。

實施後啟動設計，採用電流測量創建一個相對功率偏差，以便隔離濾波器所需的額外功率。濾波器的電流消耗見表2每個濾波器的測量功率一欄。再透過設計中為數量有限的濾波器(八個濾波器用於250MHz和1GHz，以及兩個濾波器用於4GHz)採集的資料推算出所有濾波器的總功耗。這個偏差是對比的基本單位，用於擴展到VCU118無法實施，但數化儀IC可以實施的不同配置。作者認為，這對FPGA來說相對公平或可能有利，因為一個實際系統的功耗不可能會線性擴展。最後，將結果與Xilinx功耗估計器(XPE)工具為各種濾波器生成的功耗估值進行對比[3]。功耗估值遠高於推測結果，但這也說明利用率提高造成的功耗非線性成長。 為了比較FPGA中FIR和數化儀IC中的強化型pFIR的功耗，本文將簡單的濾波器設計測量的結果與多通道系統的實際電流消耗進行了比較，多通道系統使用數化儀IC上的強化型pFIR DSP模組。包括所有前端網路和時脈電路在內，使用未啟用強化型pFIR的數化儀IC平台的總系統功耗大約為98.40W。如果所有16個強化型pFIR都啟用，使用數位儀IC平台的總系統功耗大約是104.88W。因此，在多通道平台使用強化型pFIR導致的功耗偏差總共約為6.48W，包括了數化儀IC系統上的所有16個接收通道。強化型pFIR直接接收來自ADC的資料，其運行速度必須為目前一代的ADC採樣速率(4GSPS)。

將250MSPS速率的FPGA FIR與強化型4GSPS pFIR作為比較，表2顯示了32個FPGA FIR(16個I FIR和16個Q FIR)的功耗是2.40W。FPGA中的濾波器的運行速度比強化型數化儀IC DSP模組中的慢16倍多，但FPGA的功耗仍是強化型數化儀IC功耗的0.37倍。結果顯示數化儀IC中強化型pFIR的功耗要低於相應的FPGA FIR濾波器。此外，強化型pFIR降低了FPGA DSP晶片的利用率，這也降低了設計的複雜性和總功耗。

最後要考慮的一個因素是在過度依賴FPGA資源的設備中利用強化型DSP的可擴展性。對許多利用強化型DSP的系統整合商而言，與透過增加FPGA資源拓展後端處理相比，可以得到更彈性的規模級解決方案以及更簡單的訊號鏈。關於這個爭論，本文主要考慮了擁有中央處理模型的系統，其中所有資料最終必須聚集到單一FPGA中。在這種情況下，隨著通道規模的擴大，向更多的資料變頻器增加內建濾波功能就需要更多的SerDes線路，從架構方面看，管理很簡單，因為並不需要更多FPGA資源。沒有這些強化型DSP功能，系統整合商就需要連接多個FPGA，以便針對同樣的應用獲得必要的資源，情況會非常複雜。

本文介紹了一個在單晶片數位化元件IC中整合DSP模組的系統，並用具體的例子證明了這些數位化模組可以提供相位陣列、雷達、衛星通訊和電子戰應用所需的多通道幅度和相位均衡。一種採用pFIR數位濾波器和DUC/DDC NCO相位偏移的方法表明，毋需將這些DSP模組整合到FPGA中，也可實現多通道寬頻均衡。

(本文作者皆任職於ADI，Michael Jones為電氣設計工程師；Travis Collins為軟體支援工程師；Charles Frick為應用工程師)