FinFET製程撐腰　FPGA運算效能再突破

與此同時，特定應用積體電路(ASIC)、特定應用標準產品(ASSP)和獨立處理器亦遇到發展瓶頸，硬體和軟體發展人員若能恰當使用可編程邏輯元件(PLD)，將可為產品帶來優勢，進而提升產品市場競爭力。本文將介紹FPGA如何增強電信頻寬和基礎設施的功能，ASIC和ASSP所面臨的商業挑戰，以及下一代FPGA和系統單晶片(SoC)系列解決方案。

隨著智慧型手機的功能越來越多，行動聯網的使用者亦不斷要求提高頻寬，尤其是對於高品質影音寬頻的需求。

根據電信設備業者思科(Cisco)統計分析，2012年時，智慧型手機資料平均流量已較過去數年增長81%，預估到2017年，行動流量更會每年增長66%，其中，高達三分之二的流量是屬於影音內容。屆時，行動網路速度須提高七倍，且4G網路須承載45%的流量，才能滿足市場要求(圖1)。

資料來源：思科(2013) 圖1　2012～2017行動資料流量預估

降低電信營運商布建成本　高效能FPGA元件獲青睞

無線遠端射頻單元、400G通道卡與資料中心是推升FPGA元件效能增長的主要因素，這些應用市場正推動FPGA性能不斷突破，電信營運商才可藉此開發出更多便捷的通訊應用，以滿足消費者對行動聯網的各式需求。

在資本密集型的無線基礎設施市場上，電信營運商要求頻寬更高更快，且建置成本要更低。電信營運商的產品策略是盡可能保持資料通路寬度不變，但提高時脈頻率；未來的遠端射頻單元將採用FPGA為複雜功能提供500MHz核心性能，例如實現數位預失真演算法，這保護了電信營運商在射頻(RF)架構上的資本投入，並支援電信營運商可覆蓋更寬的射頻頻寬。此外，電信營運商還須降低營運成本，降低每位元傳輸量的成本，這是因為每一位行動用戶的收入增長率要遠遠低於每一位用戶的資料流程量增長率。如此一來，電信營運商須透過加寬資料通路，並在功率效益很高的FPGA上開發高效率設計，便可以實現此一目標。

此外，提高FPGA性能的另一推動因素是更新網路通訊基礎設施的需求。由於下一代系統頻寬增長四倍，遠遠大於現今的系統，且市場處於起步階段，因此，半導體業者不會冒險開發ASIC或者ASSP跨足此一市場。然而，整合多個每秒56Gbit/s和28Gbit/s收發器解決方案的FPGA則可以滿足這一類的頻寬需求，但這只是解決方案的一部分，還需要更多、更快的邏輯單元滿足更高的頻寬需求。

然而，網路基礎設施不會接受功率消耗隨頻寬線性增長的解決方案。對於400G頻寬每秒六億個資料封包的處理和流量管理應用，調整資料通路寬度和頻率能減緩資料通路處理壓力，但是無法調整調度等控制通路處理功能。因此，在各方面都須要提高元件性能，包括處理、記憶體介面、I/O介面等，FPGA顯然是最吸引人的解決方案，但FPGA業者必須要加大在每瓦高性能架構、收發器和製程技術上的資金投入，才能大幅度增強功能，以解決此一技術挑戰。

目前已有越來越多資料中心使用FPGA進行資料存取、運算和網路加速。資料中心伺服器的技術瓶頸在於對資料的存取；由於最新的處理器核心越來越多，但是外部記憶體和資料頻寬卻跟不上運算能力的增長，因此很多伺服器只達到平均利用率，距離峰值處理能力還很遠。這些伺服器非常適合採用FPGA進行加速，藉此實現硬體加速的願景，並同時解決了處理器軟體無法克服的性能瓶頸。其他應用也透過FPGA滿足其越來越高的頻寬需求，例如，影音內容提供者已開始轉向4K×2K顯示規格，還有雲端運算和國防智慧應用等，這些應用都將面臨同樣的問題。

研發風險過高　ASIC/ASSP市場發展有限

相較於FPGA，ASIC設計則須更長時間投入市場、很高的前端資金投入，以及量能夠大等條件，才能真正獲利。這些因素使得ASIC的投入風險非常大，只有少數的半導體業者會承擔這種風險。一般而言，28奈米(nm)ASIC的工具和封裝的一次性費用(NRE)、矽智財(IP)授權，以及實體設計服務等成本，很容易超過1,000萬美元，而在很多情況下，20奈米FPGA，或者14奈米FPGA則能夠解決這些問題。

雖然目前的FPGA需要嚴格的模擬驗證方法，但是與ASIC設計相比，實驗室測試以及能夠對FPGA重新程式設計等方法，能有效地降低人力與資金的投入。FPGA單一元件的價格雖然可能高於同樣複雜的ASIC，但是系統業者應考慮整體擁有成本。ASIC的收支平衡點在不斷提高，先進的互補式金屬氧化物半導體(CMOS)技術能讓FPGA整合度更高，效能更好，功率消耗更低，而這是ASIC難以實現的。目前FPGA係使用28奈米製程，但不久的未來將會採用20奈米以及更小的製程技術。與此同時，大部分新一代ASIC的製程都比FPGA落後，使得FPGA在價格、性能和整合度上愈來愈有吸引力(圖2)。

圖2　可程式設計邏輯元件和ASIC製程技術演進圖

先進製程係FPGA最大發展優勢

產品設計人員過去能借助高時脈處理器以及多處理器核心，提高下一代產品的系統性能，但是現在由於處理器頻率並沒有隨時間大幅度增長，而且透過增加處理器核心數量以實現平行工作，並無法解決性能瓶頸問題，因此，產品設計人員不能再採用這一種方法來提高性能。開發處理器使用的專用增強IP，有助於解決這些難題，但是，競爭公司也可以使用，如此一來就難以打造差異化產品。FPGA是克服這些ASIC和ASSP固有問題的好方法，在新一代的FPGA元件中甚至可進一步為設計人員增強產品功能。

圖3　FinFET製程技術架構圖

現階段大部分晶圓代工廠的製程技術都還沒有任何以3D FinFET或者三閘極電晶體技術生產的產品，英特爾(Intel)則是目前唯一具備3D電晶體技術的代工廠。2013年初，英特爾已經出貨了一億多顆產品，如果FPGA業者能迅速採用此一技術，就能夠大幅度提高性能。

事實上，沒有一種製程技術能夠滿足目前終端設備的各種需求，即使是製程尺寸最小或者最先進的製程。

FPGA和SoC供應商如果只依靠先進製程，對客戶非常不利，例如新的製程節點很可能無法很好的支援高電壓I/O，而其他類型的製程節點在每I/O單位成本上會有較強的優勢。因此，14奈米三閘極製程是極低功率消耗實現最佳核心性能的基礎，但並不一定是所有人的最佳方案。

台積電的20奈米SoC製程支援客戶在產品中採用下一代FPGA，從2014年開始，可投入到大批量寬頻基礎設施市場上。客戶的核心性能將可提高，與目前大量應用的FPGA相比，系統可以運行在500MHz以上，其安謀國際(ARM)處理器時脈高達1.5GHz，而功率消耗降低了50%。這一種20奈米製程是客戶滿足關鍵目標的基礎，例如，電信設備、資料中心和其他應用所要求的每單位位元成本和每瓦性能。

導入新一代架構和IP　FPGA運算能力激增

為滿足比當今應用高出四倍的頻寬性能需求，半導體業者應採用更先進的製程技術，這需要新的邏輯架構、新的IP，以及新的序列連接等。

下一代FPGA架構與先進製程技術相結合，能夠顯著提高核心性能，例如Altera新的高性能架構與英特爾的14奈米三閘極製程結合後，其核心速率高達1GHz。這種架構大幅提高數位訊號處理(DSP)能力，這些DSP模組已經應用於FPGA中，而浮點運算的效率會更高，這將在金融、能源、雲端資料分析等高性能、大資料量運算應用中實現突破性功能。

新一代FPGA採用自我調整判決回饋等化器(DFE)等增強訊號調理技術，即使是在電雜訊環境中，收發器也滿足了高損耗背板應用需求，而且使用增強前向糾錯(FEC)等技術，能夠克服30dB通道損耗，延長背板傳輸距離，支援使用低成本材料，而不會犧牲系統誤碼率(BER)。

另外，功能的增強也提高了收發器的可用性，例如硬式實體編碼子層(PCS)模組可以處理8b/10b和64/66b等多種編碼方法，還為Interlaken和10Gbit/s乙太網路(GbE)資料流程提供關鍵的處理功能，而且可為PCIe Gen1、Gen2和Gen3提供全面的通訊協定堆疊。今後的FPGA將大規模採用序列記憶體，序列記憶體介面採用了10G?15Gbit/s高速序列收發器，克服平行記憶體介面的頻寬、延時和功率消耗局限。

雖然400G解決方案應用需要最新的架構、IP和序列技術，但這對於其他應用不一定是最佳方案，反而有可能影響其功率消耗和成本目標。有必要針對不同的FPGA和不同的應用來選擇性的使用這些技術。

整合ARM處理器　SoC FPGA應用市場擴大

FPGA總是能提高電路板上元件的整合度，而影響最大的是整合用ARM架構的核心處理器系統(HPS)。如圖4所示，HPS整合了處理器以及硬式核心周邊和可程式設計邏輯，形成SoC解決方案。此一整合將包括28奈米可程式設計邏輯技術和ARM Cortex-A9處理器，FPGA在這種架構得到更廣泛的應用。系統規畫人員現在有更多的選擇來提高整合度，增強系統性能、降低系統成本和功率消耗，減輕供應鏈風險。

圖4　第二代HPS模組和ARM Cortex-A9處理器

綜上所述，很多產品設計開發人員正努力尋找ASIC和ASSP的替代方法，以及能夠滿足其頻寬、性能、整合度和功率消耗需求的解決方案；而新一代FPGA將可滿足客戶在400G資料封包處理、無線遠端射頻單元、資料中心和高性能運算等應用需求。

(本文作者為Altera零組件產品市場經理)