元件耗電是半導體業界所面臨的一項重要課題。當製程技術朝向更精密且更快速的技術邁進時，元件的耗電量卻不斷向上攀升，使得低耗電量與效能難以兩者兼顧...
元件耗電是半導體業界所面臨的一項重要課題。當製程技術朝向更精密且更快速的技術邁進時，元件的耗電量卻不斷向上攀升，使得低耗電量與效能難以兩者兼顧。 FPGA如何運用各種創新的架構及更先進的IC設計技術，大幅降低耗電率卻仍能保持優異的效能。這也是在邁入90奈米製程技術、元件尺寸縮減之際業者所期盼的目標。
元件耗電主要分成靜態與動態二個面向。造成靜態耗電主要原因是由電晶體漏電所致。產品資料中標示為ICCINTQ的即代表FPGA核心在連上VCCINT 電源時所產生的電流。動態耗電則來自於FPGA核心的切換功耗與I/O的切換。動態耗電取決於節點的電容、電壓，以及切換頻率，其計算公式為P=CV 2f.
Xilinx的Virtex-4系列為採用90奈米製程，相較於採用0.13微米及其它採90奈米製程的FPGA，每CLB的耗電率可降低一半，靜態耗電率降低40%、動態耗電則可降低50%。此外，相較於建置在可調整的邏輯區塊與可編程內連線路中功能相同的元件，Virtex-4 FPGA元件中某些硬邏輯矽功能，其耗電率甚至可大幅降低80%至95%。
此外，市面上完善的耗電規劃工具能協助您預估FPGA在各種運作環境下的耗電率，降低耗電量的優點。降低耗電量可縮小許多產品設計的尺寸，其中包括可簡化散熱設以及供電方面的設計(圖1)。
‧減少散熱問題，當降低元件或系統的耗電量時，就可使用體積較小的散熱器，在某些狀況下甚至不必使用散熱器。就減少散熱氣流與風扇尺寸的需求而言，就可縮小散熱系統的設計。
‧簡化電源供應器設計，亦可運用較小的電源線路並減少電源供應器的數量。使用較少的PCB電路板空間，能降低電源系統的成本。此外，藉由縮減元件的耗電量，可降低FPGA晶粒的溫度，藉此提高可靠度。
90奈米製程技術能縮小電晶體的尺寸，但會增加耗電量，最大的問題在於靜態耗電率方面。
如先前所述，靜態功耗主要由電晶體漏電所導致，電路漏電會隨著電晶體尺寸縮小而增加。這種情形在低VT的電晶體上尤其明顯，VT指的是閘極與汲極之間的臨限電壓。
低VT電晶體是最快的電晶體，啟動與傳遞延遲最短的元件，IC設計研發業者在需要最高速度效能時會在FPGA中使用這類元件。在可接受較低效能的情況下，也會使用正常VT的電晶體，但這僅有助於改善漏電的問題。
圖2顯示從0.13微米轉移至90奈米製程時漏電量大幅攀升的狀況。
三重氧化層製程技術是指在製造FPGA中的電晶體時使用三層厚度的氧化層。以往大多數電晶體僅使用一層薄薄的氧化層。這些電晶體包括低VT、正常VT、NMOS或PMOS等類型的電晶體。三重氧化層電晶體大多應用在I/O的驅動與其他功能的元件上。
在半導體產業中，氧化層沉積厚度是相當穩定且容易控制的製程，因為可透過溫度、濃度、以及曝光時間加以控制，顯示運用三重氧化層製程的Virtex-4電晶體的中間氧化層。氧化層的厚度非常薄，但這種厚度氧化層的電晶體，其漏電量遠低於標準厚度的低VT與正常VT的電晶體。
如果三重氧化層製程是如此棒的製程技術，為何Intel或IBM等其他公司不在其ASIC中使用這類製程？
若三重氧化層製程能提供這些優點，業者當然會採用。業者之所以不採用是因為所有電晶體必須在相同的速度下運作；因此，在每個ASIC都必須採用低VT漏電率的電晶體。FPGA則可同時採用許多不同種類的電晶體，客戶可依據功能、耗電率、或效能等方面的不同需求作選擇。FPGA可針對不同功能而使用不同種類的電晶體，設計工程師從中取得最佳平衡。
低VT電晶體僅用於在需要最高速度的環境下，而三重氧化層製程的中間氧化層則用於對效能要求不是很高但要求極低漏電率的環境。您可依照效能與功能的需求選擇不同尺寸與種類的電晶體。因此可搭配出多種的組合，例如中小尺寸的低VT高速電晶體及中小尺寸的中間氧化層的電晶體，而不是萬用型的方案。
FPGA設計工程師的共同目標是不但要降低Virtex-4平台的耗電率，而且同時維持最高的系統效能。這些電晶體被應用在各種FPGA功能元件中，包括LUT、I/O、內連結，以及組態記憶體單元等元件。即使特定的FPGA功能，也不必使用相同的電晶體。
圖3為Virtex-4晶粒與Virtex-II Pro晶粒中電晶體的加權平均變化，讓您清楚了解Virtex-4 FPGA中較低的電晶體漏電。
降低動態耗電
除了可大幅降低靜態耗電，Virtex-4亦大幅降低動態耗電量。
FPGA動態耗電率的計算公式如下：
PDynamic=FPGACore (CV 2f)+FPGAI/O(CV 2f)
我們可以影響元件內部的動態耗電，但I/O切換所引起的動態耗電依舊不變。在運用0.13微米製程的Virtex-II Pro FPGA以及採用90奈米製程的Virtex-4 FPGA，其內部電壓從1.5V降低至1.2V。降低電壓讓Virtex-II Pro FPGA內部每個電晶體的動態耗電都會降低。
Virtex-4 FPGA的內部合成電容也會減少。內部電容包括電晶體的寄生電容及內連結金屬線路中線路對金屬及線路間的電容。圖4顯示FPGA裡相關的電容架構。Low -K是FPGA中金屬與線路之間的介電絕緣材料絕緣材料。較低的K介電值絕緣層的確能降低單位長度線路的內部電容。
動態耗電取決於電容及內部切換電壓多少，計算公式為P=CV 2f。在其他條件皆相同的情況，內連結若擁有較低的內部電容，則有助於降低動態耗電及電阻與電容之間的延遲，但影響內連結電容的還有其他因素，如與金屬層之間的距離、內連結的寬度以及內連結的長度。包括閘極與洩極以及閘極與源極之間的其它寄生電容也會影響動態耗電。線路的總電容則是電晶體中寄生電容複雜的結合；內連結線路的架構以及實際線路的長度及透過內連結切換器的連結次數。圖5為Virtex-II Pro FPGA與Virtex-4 FPGA動態耗電比較表，Virtex-4可降低50%動態耗電。在頻率提高50%時，動態耗電可降低23%。
改善耗電量的另一個重要方法就是嵌入式功能。當嵌入式功能建置硬邏輯而不是可調整的邏輯區塊及可程式化的內連結元件時，靜態與動態耗電率就能大幅降低。這是因為硬式、固定式邏輯所使用的電晶體數量遠低於可編程邏輯所使用的電晶體。由於沒有可編程的內連結元件，嵌入式功能因而不需電晶體進行內連結。
我們發現在FPGA可編程邏輯中的建置工作的確費時耗力。
相較於可調整邏輯區塊及可編程矽元件中的線路，新推出的嵌入式功能，其耗電率降低了80%至95%。
在規劃耗電的另一項利器就是耗電率的一般值與最高值。最高值是在最不理想的流程、溫度、電壓等情況下的耗電率，許多研發設計業者較注重一般值，實際狀況視其應用及系統中使用的元件數量而定。
各位可利用FPGA業者提供的耗電規劃工具在設計初期預測元件的耗電量。