為了滿足新技術與新興應用設計需求，益華電腦(Cadence)以提升設計工具性能，來加快晶片設計的速度，連同更加智慧化與滿足系統層級晶片設計等三大目標，為實現人工智慧(AI)與更小的元件尺度設計注入一劑強心針。
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| Cadence全球副總裁石豐瑜認為，在未來新興應用的發展趨勢下，如何提供智慧、快速又兼具高整合性的EDA工具，是未來晶片驗證開發的關鍵核心。 |
Cadence全球副總裁石豐瑜表示，2017年Cadence營收接近20億美元，更將其營收的37%投入在研發上面，此舉顯示出該公司投入新技術與電子設計自動化(EDA)的開發決心，並突顯EDA對未來科技發展的重要性。
石豐瑜談到，摩爾定律仍緩慢向前推進當中，就是因為挑戰越大，向前的速度才會如此緩慢，也促使EDA廠商需要投入更大的資源，來解決在設計上面遇到的問題。舉例來說，新興技術的應用設計愈趨複雜，從歷來2G、3G、4G一直到5G基頻來看，無論是設計規模、設計複雜度皆為過去難以想像；此外，人工智慧為全新的技術，可應用於不同領域，而如何導入才會有其功效，目前也都還在探討空間。
基於此，Cadence正朝向三個面向努力前進，期能滿足新技術與新興應用的需求。首要目標是將EDA工具做得更快，目前最新一代晶片裡面即涵蓋了幾十億顆電晶體，其中晶片之間的繞線問題有待解決，傳統生產方式預估可能需耗費一個月時間，因此如何讓產品設計更快完成為首要課題。
其次，是滿足更加智慧化設計的方向，由於新一代晶片的設計複雜且人才難尋，單一工具可能需要滿足三百多項目測試需求，因此Cadence正在思考更智慧化的EDA設計工具，或許可以在EDA內導入AI技術，讓工具更聰明，加速半導體晶片設計產業發展。
最後，石豐瑜表示，過去晶片設計的過程，從封裝(Package)、印刷電路板(PCB)到軟體開發過程皆各自為政，但現今從產業進步角度來看，為了提高晶片的整體性能，在晶片設計初期，即需要整合各種晶片設計環節，實現系統級的設計方法，接下來進入5奈米的製程，就是考驗系統層級晶片設計的關鍵里程。
石豐瑜談到，晶片驗證是未來台灣半導體產業要繼續加快腳步、減低試誤成本，讓產品可以在最快時間獲得成功的關鍵要素；而驗證挑戰不只是功能正確性，尚需考慮功耗、頻寬，以及登入作業系統後，晶片是否還能正常運作等問題，而這些都是晶片設計送到晶圓廠量產前，要作的事前準備工作。