在不同應用領域中，對FPGA邏輯閘密度與成本、功耗的需求也不盡相同。為提高FPGA邏輯閘密度，賽靈思透過先進3D TSV製程技術將邏輯閘數目提高三倍；而為符合可攜式裝置產品的低功耗、低成本需求，萊迪思則推出更高整合度與更低耗電的PLD。
根據應用市場的不同，現場可編程閘陣列(FPGA)中的邏輯閘數目也有所區隔，如網通產業所需的即為高密度邏輯閘的FPGA元件；一般可攜式裝置電源管理的FPGA產品，則無需此高密度邏輯閘FPGA產品，但成本與功耗則是產品能否被採用的關鍵。
超越摩爾定律 FPGA導入3D TSV製程
在FPGA搶先特定應用積體電路(ASIC)進入28奈米(nm)後，為提升效能與運算速率，進而利用三維(3D)矽穿孔(TSV)技術，促使FPGA邏輯閘數目打破摩爾定律(Moore's Law)每18個月電晶體數增長一倍的限制外，在功耗與成本的優勢，也已超越摩爾定律。
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| 圖1 賽靈思全球品質控管和新產品導入資深副總裁暨亞太區執行總裁湯立人(圖右)表示，新的3D TSV FPGA預計於2011下半年送樣。左為台積電研究暨發展資深副總經理蔣尚義 |
賽靈思(Xilinx)全球品質控管和新產品導入資深副總裁暨亞太區執行總裁湯立人(圖1右)表示，無論有線與無線通訊技術、航太與高階醫療成像等應用市場對於FPGA的要求不外乎更高的邏輯閘容量、更高速的串列/解串列器(SerDes)、更多的處理單元與內部記憶體等，不過若依循摩爾定律，每一代製程節點將增加兩倍的效能與速度，功耗上也可再往下探，但成本卻將提高不少，以致於晶片廠商最終將無力負擔龐大的晶片研發費用，3D IC架構因而順勢崛起。
而賽靈思與台積電合作已久，自28奈米FPGA產品推出後，進一步發表採用3D TSV技術的FPGA，並打破摩爾定律的限制，一舉將邏輯閘數目提升近三倍，在功耗上更可減少一半。
針對研發更大的FPGA單晶片會遭遇良率、可靠度降低、成本提高、更大的功耗與更複雜的設計難度等問題，湯立人指出，賽靈思與台積電合作研發5年的時間後，利用並排排列與矽插(Silicon Interposer)技術，再輔以TSV及3D封裝技術成功研發的28奈米7系列FPGA特定設計平台Virtex-7 LX2000T，即可解決上述問題。
台積電研究暨發展資深副總經理蔣尚義(圖1左)表示，整合兩顆FPGA時，每一顆FPGA至少有上千條的導線須互相連接，導致傳輸速率變慢、耗電量增加，但透過並排與矽插技術，搭配微凸塊、TSV，可將FPGA間的溝通距離縮短，甚至毋須使用金線，而透過並排非堆疊晶片的方式，也可進一步降低設計困難度與晶片散熱問題，目前台積電也與其他客戶在28與20奈米製程中進行採用相同技術產品的研發。
新技術的研發使FPGA製程技術可謂更上一層樓，湯立人表示，賽靈思為首家推出3D TSV技術的FPGA業者，為使產品製造與生產過程中更趨於穩定，賽靈思也推出ISE Design Suite 13.1試用版軟體，與完整的測試流程，並打造健全的供應鏈，為量產作足準備。
低功耗/高整合FPGA現身
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| 圖2 萊迪思企業行銷副總裁Douglas Hunter表示，2010年12月該公司將提供MachXO2 ZE元件樣品，預計2011年3月正式量產。 |
為提升FPGA進軍可攜式裝置市場的機會，低成本、低功耗與高整合度的產品將較能符合該市場需求，因此萊迪思(Lattice)推出第二代MachXO2系列產品。萊迪思企業行銷副總裁Douglas Hunter(圖2)表示，新的MachXO2可編程邏輯元件(PLD)系列，內建的嵌入式快閃記憶體技術採用低功耗65奈米製程，與第一代MachXO PLD系列相比，MachXO2提供三倍的邏輯密度、十倍的嵌入式記憶體容量、降低一百倍以上的靜態功耗，並減少達30%的成本。
MachXO2系列提供三種選擇，Hunter指出，MachXO2 ZE工作電源電壓標稱值為1.2伏特(V)，並支援高達60MHz的系統性能。可提供低至19微瓦(μW)的功耗和2.5毫米×2.5毫米封裝，此外，新一代元件為成本敏感、低功耗的消費性應用設計提供效益，如智慧型手機(Smart Phone)、全球衛星定位系統(GPS)和個人數位助理(PDA)等可攜式產品。
事實上，降低FPGA功耗與提高整合度亦可利用先進製程達成，目前萊迪思FPGA產品以65奈米製程為主，未來是否跟隨Altera與賽靈思等廠商進入更先進28奈米製程，Hunter確切表示，萊迪思將不會於先進製程中缺席，並計畫於2011年下半年推出45奈米製程FPGA產品，未來勢必走向28奈米製程。