節省可攜式裝置耗電的方式之一，是在儲存裝置與系統處理器之間置入一個高頻寬資料緩衝區，讓儲存裝置能在極短時間內完成讀寫，而增加關閉電源時間比例。可編程邏輯元件是建置這類緩衝元件的理想方案，反熔絲FPGA更因其低功耗的特性，而更具吸引力。在連結不同的通訊及晶片對晶片介面時，FPGA提供的頻寬以及資料緩衝功能皆超越CPLD，因此也是較佳的選擇。
節省可攜式裝置耗電的方式之一，是在儲存裝置與系統處理器之間置入一個高頻寬資料緩衝區，讓儲存裝置能在極短時間內完成讀寫，而增加關閉電源時間比例。可編程邏輯元件是建置這類緩衝元件的理想方案，反熔絲FPGA更因其低功耗的特性，而更具吸引力。在連結不同的通訊及晶片對晶片介面時，FPGA提供的頻寬以及資料緩衝功能皆超越CPLD，因此也是較佳的選擇。
正當可攜式裝置研發業者努力在多元化功能與合理電池續航力間取得平衡之際，現場可程式化邏輯閘陣列(FPGA)已經逐漸成為業者的救星。
大約在10年前，出門時一定要帶手機的備用電池。自此之後，消費者對於電池續航力的要求快速攀升，加上各種高精密功能的需求也不斷增加，例如手機內建 WiFi，PDA搭載微型硬碟，這樣的結合愈來愈普遍，在這些多功能產品上，電力與功能之間愈來愈難取得平衡。但現在則出現一項可望解決問題的方案，那便是FPGA。
可攜式裝置研發業者正被迫尋求更高明的方法來管理功耗，其中一項策略就是關閉可攜式裝置中非運作元件的電源，例如硬碟機。這種思維的延伸，就是讓這些子系統關閉電流的時間更加頻繁。
置入高頻寬資料緩衝區以減少耗電
舉例而言，當硬碟機與系統處理器須要交換資料時，硬碟機在絕大多數的時間都必須開啟電源，消耗約1瓦的電力。若在兩者之間置入一個高頻寬資料緩衝區，硬碟機就能夠在極短暫的時間內完成讀寫作業，增加關閉電源的時間比例。在典型的可攜式影音裝置中，透過這種方法，硬碟機在95%的時間都能關閉電源，等於多出了數小時的播放時間。
建置這類資料緩衝元件有許多方法，可編程邏輯元件則提供最具彈性的方案，讓研發業者擁有充裕的空間來因應特定應用需求。
複雜可程式邏輯元件(CPLD)適合應用在功耗受限、沒有嵌入型記憶體，並使用者資料緩衝功能的可攜式裝置，那麼FPGA呢？就支援低功耗設計而言，似乎不是理想的選擇，或許是因為SRAM元件的功耗，其採用的技術相當類似。在反熔絲FPGA方面，其低功耗的特性更具吸引力，因為這些元件採用非揮發性組態元件，其導通阻抗與容抗遠遠低於SRAM切換元件。
反熔絲FPGA適用於低功耗設計
反熔絲FPGA架構是專為支援低功耗設計所研發，以Quicklogic的PolarPro系列FPGA為例，功耗甚至低於CPLD，是其他SRAM元件的三分之一，並且是快閃型FPGA的一半。這類新元件亦具備許多特性，讓研發業者能更容易地將它配置成資料緩衝區FIFO元件。
FPGA內部提供許多嵌入型SRAM區塊，每個區塊含有4,608位元的儲存空間，能支援雙埠SRAM架構。這類RAM扮演先進先出(FIFO)緩衝區時，需有邏輯機制來控制每個RAM區塊的讀寫作業，以往業者必須自行設計這類邏輯機制，經過驗證後，再連結至嵌入型SRAM，整個過程通常需要暫存器轉移層級(RTL)的設計技術，因此這類邏輯的設計工作變得相當複雜，尤其在某些情況下更是如此，例如當FIFO必須輸出「幾乎空白/滿載」旗標或輸出各種向量，來指示資料項目位在FIFO內。
透過這類反熔絲FPGA元件，業者可運用元件中內含的專屬FIFO控制器，建置在標準單元邏輯，藉此大幅簡化此類設計作業。FIFO可建置成不同的長、寬組態，不必運用晶片中任何可編程架構資源，也不必花費時間與精神來開發RTL程式碼。研發業者只須利用設計軟體中的圖形化使用者介面精靈，輸入需要的 FIFO屬性及所需的RTL包裝器，在擺置與繞線過程中系統就能產生測試平台。
專為低功耗環境而設計
當然，專用標準產品(ASSP)也能執行這方面的作業，但在許多可攜式產品中，對彈性的需求是首要的考量因素。此外，雖然ASSP是針對低成本進行最佳化，但卻鮮少專門對低功耗環境進行設計。反熔絲FPGA元件的優點之一，即是功耗比許多專屬PCI介面橋接元件更低，在主動模式與待機模式節省的電流可低至41毫安培與12微安培。
數位IC功耗所挑戰的一項關鍵元素，就是靜電消耗或漏電有逐漸攀升的趨勢。在FPGA方面，當在90奈米階段，與動態耗電不相上下，但在65奈米以下的製程中，就變成整體耗電的主要來源。
當沒有輸入/輸出(I/O)傳輸或時脈切換時，靜態功耗便會提高。當反熔絲FPGA處於閒置狀態時，其內部電路會提高或下降，在不同的熔絲或電路之間形成壓差。壓差產生的熔絲漏電流，對於此類FPGA在待機模式的整體漏電流中，占有最大的比例。
不過，業者已著手解決此一問題，以PolarPro系列元件為例，即具有一種待機模式，稱為超低功耗(VLP)模式，能降低漏電流。元件中的一個VLP接腳可用來設定內部電路的電壓值。在正常的運作模式下，會設定在3.3伏特，但當元件關閉電源時，就會設定至0伏特，將所有內部電路線路拉至接地電位，以消除熔絲之間的壓差，進而消除產生漏電流的來源。
在FPGA運用關閉電源模式有一個共通的缺點，便是必須緩慢且小心地切換，確保狀態已妥善儲存，且沒有錯誤的輸出訊號散布至系統的其他部分。相對之下，某些新型反熔絲FPGA元件能在150微秒內從正常模式切換至VLP模式，反之亦然。
新型反熔絲FPGA元件中的專屬電路，能以高效率的方式來管理電源的開啟與關閉作業。記憶體、暫存器值、以及I/O狀態，當元件進入此VLP模式時，都將被儲存。此外，輸入的時脈會被關閉，元件的核心會與輸入端進行隔離，確保在其他地方發生的邏輯轉變不會使FPGA的其他部分造成功率散失。FPGA在 VLP模式的功耗不到10微安培，反觀傳統快閃與SRAM型FPGA的一般靜態電流則分別達到10毫安培與100毫安培。
此外，此類反熔絲FPGA也開始採用更高效率的邏輯單元設計，以降低整體功耗。例如PolarPro元件採用單暫存器的多工邏輯單元，能支援24個同步輸入以及4個輸出(3個組合以及1個暫存)。雖然邏輯單元符合電子設計自動化(EDA)產業所廣泛採用的四輸入查詢表(LUT)標準，但其設計能支援各種功能，故減少建置各種常用邏輯功能所需的邏輯層級數量。
可提供不同介面之間的連結機制
在許多設計中出現的挑戰之一，便是運用不同、甚至相互衝突的通訊及晶片對晶片介面。在某些元件中必須配合這些趨勢，但某些則不需要。
例如，針對個人電腦領域所開發的周邊元件，如WiFi晶片組，通常會以原生模式支援PCI匯流排，而嵌入型處理器則僅依賴簡單的記憶體對映介面。數位邏輯可以用來提供橋接元件，在兩者提供連結機制。在這方面，FPGA通常是較佳的選擇，提供的頻寬以及資料緩衝的功能皆超越CPLD。
在許多設計中，晶片間的通訊管理，通常都交由主處理器負責，因此，能分擔此類作業的FPGA便顯得非常具有價值。例如有些反熔絲FPGA元件在這類資料緩衝應用中能提供10MBps的資料傳輸速度，是同等級的兩倍以上。
隨著可攜式裝置研發業者致力趕上消費者對功能與電池續航力的期盼，運用更智慧性的功耗管理機制越形重要。理想的FPGA成為重要元件，新型FPGA架構可能是第一項專為支援低功耗設計目標所開發的技術，至於降低可攜式裝置的功耗預算，還有很長的路要走，而研發業者可利用機會，進一步延伸產品的電池續航力、降低尺寸，或整合更高等級的功能。