高速環境下的頻寬限制會促使業界改採高速序列鏈路，以作為PC機板的跨晶片連結管道。這項技術過去主要用於機板之間的資料傳遞...
高速環境下的頻寬限制會促使業界改採高速序列鏈路，以作為PC機板的跨晶片連結管道。這項技術過去主要用於機板之間的資料傳遞，包括業者開發PCI Express與RapidIO等互連技術，皆可用於支援機板層級的序列交換架構，並達到3.125 Gbps的最高資料傳輸率。
Xilinx、Altera以及Lattice推出的新一代FPGA都依循這個趨勢來整合SERDES，即序列器與解序列器元件能使訊號傳輸率達到3.125 Gbps。
在SERDES元件專門支援的光學與網路通訊領域中，訊號傳輸率亦持續成長。OC-48(2.488-Gbps)裝置與系統現都已全面量產，下一步將朝OC-192(10-Gbps)與OC-768(40-Gbps)系統發展。目前市面上已有許多OC-192裝置。
高解析度電視(HDTV)發展的趨勢在電視與影像廣播領域裡，充份反映於SMPTE 292標準上，促使業界支援1.485 Gbps的SERDES。由於系統中嵌入許多更高速的SERDES元件，包括處理晶片的連結介面以及負責管制傳輸的多埠交換器。另一個直接受影響的為系統需求的改變，許多採用這些SERDES的傳送器與接收器都會採用高品質的參考時脈。運用SAW振盪器與矽鍺材料(SiGe)時脈傳導緩衝區的各種技術與方法，能使業者運用低成本的方法來提供這些高品質的參考時脈。
包括PCI Express與Rapid IO在內的各種新序列互連標準的初期應用，能取代先前使用的PCI類型匯流排，這類新標準能將各種週邊擴充卡與裝置，連結至PC與伺服器中的CPU晶片並於高效能嵌入型設備市場、DSP、FPGA、ASIC及嵌入型記憶體等市場中作為控制面與跨系統互連的管道。
序列鏈路運用嵌入式SERDES元件的裝置來傳送與接收序列資料。裝置中的SERDES部份能先將平行資料轉換成序列資料然後再進行傳輸，並能將其接收到的序列資料轉換回傳成平行格式。SERDES亦能執行其他維持一組序列鏈路所需的必要功能，例如像加密及擾頻或將傳送資料進行編碼以及針對接收到的資料進行訊框處理與解碼及解密作業。
系統非同步會透過一組共用式PCI匯流排(如圖1所示)。這種匯流排的問題在於每增加一個子系統就會導致匯流排增加負載，而造成訊號完整性與時序方面的問題，因此限制了匯流排的運作速度。較大的匯流排寬度，如64位元也會使得佈線工作更為複雜同時需要較大的背板連結器。
採用序列互鏈的系統可運用點對點的序列連結來取代這種匯流排(如圖2所示)。交換器負責掌控系統中的資料傳輸，而橋接器則負責提供舊型PCI系統的支援。運用序列連結來取代這些匯流排可提升更高的流量、增強可靠度、提升資料傳輸率的效能，同時降低設計的複雜度、成本、針腳數量與節省PC機板的使用空間。
新一代的序列互鏈鎖定高階通訊設備的資料通道(Datapath)。PCI Express的Advanced Switching規格及支援Rapid IO規格的資料層級的延伸標準都將涵蓋這方面的應用，其所需的功能除改進傳輸流的控制，每種應用都能升級至6.25 Gbps以上的新一代的訊號規格。
圖3顯示一組簡化的SERDES元件圖。傳送與接收部門都使用一組參考時脈，而參考時脈在支援平行資料傳輸時通常都會設定成相同的速度。例如，一組 SERDES負責將10位元平行資料從250Mbps轉換成2.5Gbps的序列資料流。若元件採用DDR時脈源作為平行輸入訊號時，參考時脈通常會設定為250或125MHz。在傳送端，參考時脈會透過PLL進行超頻，提升至序列輸出的速度。PLL元件的輸出可作為輸出序列資料的位元率時脈。這組時脈嵌入在序列資料流。未增頻(Unmultiplied)的參考時脈有時亦可用於將平行資料鎖定至序列器(Serializer)。
在鏈路終點部份，參考時脈會依照內部PLL設定適合的頻率以追蹤流入的資料，並回復至原始的時脈與內容。SERDES元件，通常為6200 ppm會在鏈路傳輸端使用的時脈，以及鏈結另一方接收端使用的參考時脈之間維持最小的容限差異。若傳送器時脈與接收器參考時脈超出容限值，接收器會無法正確解譯出資料內容以及為流入端的序列資料流設定正確的時脈。因此參考時脈源必須是一個穩定且低抖動的訊號源，以提供其所需的穩定頻率。不穩定的參考時脈會導致序列連結中的資料錯誤傳輸。
在傳輸方面，參考時脈訊號的抖動會影響傳送序列資料的輸出訊號抖動。PLL會濾除任何遠超過頻寬的高頻訊號抖動，但元件會讓接近或低於頻寬的訊號抖動通過，直接轉送至傳輸的序列資料流(圖4與圖5)。
圖4顯示CYP15G0401DX Hotlink II SERDES元件在1.25Gbps下的序列輸出。在這個案例中，125MHz的參考時脈來自於一組無雜訊的時脈產生器。輸出端的眼圖開口相當大，且抖動值較低。相較之下，圖5顯示的是同一組元件在相同的時脈下運作，但採用品質較低的抖動時脈源作為傳輸的參考時脈。時脈源出現在序列輸出端的Cycle- to-Cycle抖動值約為200微微秒(psec)。圖5b讀取資料顯示輸出端的Peak-to-Peak為342psec，當使用圖4所示的時脈來源時則為95psec。
以往系統中每一組SERDES元件都是由自己專屬的高品質晶體振盪器來提供時脈，藉以達到訊號抖動方面的要求。當SERDES需求的參考時脈頻率超過現有晶體振盪器時，可運用高價的泛音共振器(Overtone Oscillators)或在共振器與參考訊號輸入端之間插入一組PLL鎖相迴路，將時脈訊號提高至其所需的速度。加入這組PLL會提高參考時脈的訊號抖動，同時會於SERDES內配置有傳送器PLL中形成疊堆型PLL系統。對於序列邏輯型電路而言，疊堆型PLL雖然是一種可接受的方案，但並不適合應用於需高精準度與長期穩定性的系統中作為參考時脈。PLL的迴路頻寬特性在於使低頻率抖動通過，並讓位於傳輸曲線一半高度的抖動元件進行增頻，這裡因此常會出現抖動高峰。在序列資料流中加入訊號抖動可能導致低品質的傳輸鏈路，因而容易產生錯誤或甚至造成系統完全停擺。
當SERDES鏈路的兩端皆配置獨立時脈振盪器時，兩組共振器的ppm精確度必須完全匹配，因此需要高精準度的晶體。更高的精準度也意謂著晶體製造商須付出更高的成本。成本較低的選擇方案是搭配一組高精準度的時脈源以及一種不會增加抖動或扭曲的時脈分佈技術。業者針對這兩種技術持續地開發，發展出SAW共振器以及SiGe扇出緩衝區，運用這種更可靠且更低廉的新方法可為多組傳送器與接收器的SERDES提高時脈。
SAW振盪器是一種低抖動與高精準度並使用產生1GHz的基頻元件，最常見的標準頻率產生器是石英振盪器，其基頻產生的上限大約在20至30MHz之間。其他像是AT振盪器，AT代表在鑄造晶體共振器時晶格的切割角度與泛音。Overtone-Based振盪器雖然可達到更高的頻率，但卻會產生一些負面的效應，例如雜訊、錯誤反應或抗震性不良所導致的共振。SAW共振器由於能提供高頻率、高精準度及低抖動等特性，因此適合運用於像是高速序列連結的系統中提供SERDES參考時脈訊號。
表1列出一些典型的參考時脈頻率以及各種序列標準與系統的抖動要求。表中匯整目前各種常見高速序列標準與SERDES參考時脈的頻率需求，這些參考時脈比基頻晶體共振器更適合支援SAW共振器。頻率需求亦代表在使用一組低頻晶體時，必須運用一組PLL元件將頻率提高至所需的水準。然而，這種方法亦會提高晶體與本身的抖動，讓系統參數難以維持在規格的限制範圍內。
振盪器元件內含一組共振器，可連結至一組振盪器電路。晶體振盪器則運用一組石英晶體搭配背面的傳導電極作為共振器，構成一組標準的AT晶體。輸入至晶體的電壓即會產生機械性振動，在晶體的自然共振頻率下產生一組輸出電壓，這整個過程稱之為壓電效應。在連結共振器電路之後，輸入至晶體的電壓會導致機械振動，例如Pierce晶體振盪器或Collpitts振盪器，並在晶體的自然共振頻率下產生輸出電壓。共振器與振盪器電路嵌入於同一個封裝中並建構出一個頻率訊號產生源，典型的輸出標準為低電壓CMOS訊號。SAW表面聲波共振器亦運用壓電效應來建立一個基礎共振頻率，但其運作的方式基本上不相同。
由於SAW共振器內含有一組壓電效應基板，通常是Y-cut石英(如圖6所示)。基板上刻有指叉型的金屬線，會形成一組梳狀電極變頻器(IDT)。當電子訊號啟動這組IDT時，就會在不同極性的電極線路之間產生電場。逆向的壓電效應會導致基板的表面產生機械性的變形，進而產生表面聲波並散佈至變頻器的另一側。這些電波會被基板底端的反射器反射回來，而形成一個標準波型，並透過輸出端變換器轉回成電子訊號。共振的基頻與訊號波的傳導速度以及指叉型電極 (Interdigital)的週期有關，此週期是變換器電極(Finger)之間的距離。而SAW共振器通在100MHz至1GHz之間的頻率下進行運作。
當我們將一組SAW共振器連結至振盪器電路，即可建構出一套能產生高品質與高頻率訊號的元件。SAW共振器的典型輸出標準包括差動、LVPECL或 LVDS，而標準的抖動值大約在數Picosecond之間。由於無需加入PLL就能產生更高頻率的訊號，使SAW共振器成為理想的時脈來源。
扇出緩衝區是最簡單的時脈元件。它先將單一輸入訊號經過重新趨動程序後再將多組訊號輸出。然而，建構扇出緩衝區所採用的設計與技術會大幅影響其效能。在本文中，這些技術的最重要特性就是元件的內部抖動，亦稱為附加抖動(Additive Jitter) 或連鎖抖動(Jitter Generation)。所指的是當元件進行扇出時，有多少訊號抖動會加入至流入的訊號中。任何加入流入訊號的抖動都會經過元件然後傳送至輸出訊號。典型的CMOS扇出緩衝區的抖動為20 psec p-p以上。
運用SiGe製造扇出緩衝區能讓元件達到較高的輸出頻率以及較低的內部抖動。有別於僅運用矽所製造的正規雙極電晶體，SiGe技術包含運用SiGe材料製造雙極電晶體。在矽晶格中加入鍺元素會產生一種應力，並可使材料的能隙能量降低，而讓射極至集極之間能注入更多的載子，進而提高電晶體的電流增益。電晶體的速度越快，內部雜訊就越低，搭配傳統雙極電晶體以及在元件中運用全差動式架構以降低一般模式下的反射雜訊，皆有助於降低元件所產生的抖動。這些無法運用傳統的雙極技術所獲得的特性，可創造出超過1.5GHz的高速與大約1psec低抖動的扇出緩衝區。這些緩衝區的輸入與輸出端支援最常見的為LVPECL 或ECL標準。
SiGe扇出緩衝區提供許多輸出元件的組合，市面上亦有各種多工器與交叉點交換器(Cross-Point Switches)元件，可用來設計冗餘性時脈解決方案。SiGe扇出緩衝區可用來傳播高速時脈或資料，且不會增加太多的抖動或讓原始訊號產生扭曲。
當採用SAW與SiGe技術時，設計內含多組SERDES的時脈系統就會成為相當簡單且低成本的工作。業者可運用一組SAW共振器將訊號回送至SiGe扇出緩衝區，以為系統中所有以相同速率運作的SERDES提供參考時脈訊號。可忽略的抖動及LVPECL扇出緩衝區的高強度趨動訊號，意謂高品質的極快參考時脈訊號，可僅運用一組共振器就能傳播至機板內部各角落及不同的機板。運用SAW共振器能讓研發業者符合高速SERDES所需的參考時脈速度，而不須使用泛音晶體或增生PLL迴路。SiGe緩衝區能將時脈趨動至背板與連結器，並於各個機板建立共用的參考時脈。
一般CMOS緩衝區與晶體共振器所產生的低速與高抖動訊號會降低該方案可行性，因此需搭配共振器AMD的短互連線路及SERDES參考時脈輸出。而搭配正規CMOS扇出緩衝區的緩衝元件會對時脈產生過多抖動訊號，進而影響系統效能。
圖7、8表示一組原始系統運用序列互連機制，顯示如何運用上述方法至兩種元件以取代多組共振器。在這組系統中，運用兩套元件能取代六組高品質晶體共振器。SAW共振器與SiGe緩衝區的成本遠低於共振器，使這套解決方案更可行。
這種參考時脈傳播法的其它優點就是讓參考時脈的ppm，能配合序列鏈路傳送與接收端的需求。從相同來源傳播參考時脈，能確保鏈路兩端的ppm是否匹配。若共振器頻率因溫度或老化等因素而偏移，則會影響位元時脈產生器的準確度及序列鏈路的回復能力，因為PLL的傳送與接收都是用同一組參考時脈。此模式使鏈路兩端不需選用高精準度且匹配的共振器，即可順利運作。
當使用內含嵌入型SERDES的FPGA時，這種方法的優勢尤其明顯。通常在運用FPGA時，我們必須為SERDES使用一組專屬時脈，這組訊號會直接連結至SERDES元件。FPGA邏輯部門使用的時脈通常會傳播至內部時脈模組，在這個模組中可合成頻率並透過調整訊號偏移來達到最佳的時序。時脈模組以及邏輯的切換會讓時脈訊號產生雜訊與抖動，使得嵌入型SERDES無法使用這種時脈。這種解決方案需要一組專屬的時脈以提供給邏輯元件與一組專屬的共振器為 SERDES提供時脈。運用SAW共振器與扇出緩衝區，系統則可運用一組專屬的輸出時脈，將參考時脈直接輸出至嵌入型SERDES，並將其他可用的時脈傳送至邏輯元件。