優化ESD保護元件的佈局和減少不利電感效應是提升ESD性能的關鍵。利用寄生電感特性可改善ESD性能，設計時需縮小LIC與LPORT的比率。
現今，從液晶電視到智慧型手機等現代電子產品所使用的多數晶片組，皆採用遠低於130nm的先進製程技術。這些製程對於3.3V以上的直流電壓耐受能力極低，因此ESD脈衝極可能會對此類設備造成嚴重損害。此外，對印刷電路板(Printed Circuit Board, PCB)或晶片內靜電放電(Electrostatic Discharge, ESD)保護的要求，已降至500V，遠低於一般現場標準的8kV。本文介紹了可應用於電路板設計的各種技術，供設計人員在ESD保護元件無法通過系統測試時參考，以滿足設計所需的ESD等級。
電路板設計人員除需配置外部ESD保護外，亦需考慮小幾何尺寸製程晶片的脆弱性，確保整體設計具有足夠的耐用性。然而，即使在資料線或I/O接口上配置8kV額定ESD元件，也不能保證晶片組能通過8kV的系統級測試。
通常情況下，ESD設備本身無法提供足夠的保護，會導致晶片組提前出現故障。以下列出若干設計原則，供設計人員在強化電路板ESD保護時參考。
優化ESD保護元件布局
要使ESD保護器發揮最大功效，元件的位置和布局極為重要。因此，設計人員需瞭解寄生電感對電路板性能的影響。需要特別關注的是電感，因為僅通過1nH的8kV ESD衝擊(即30A)就會在PCB線路上產生30V的尖峰電壓：
在決定ESD元件的位置時，應考慮ESD導線電感(Inductance of ESD Path, LESD)、接地電感(Inductance of Ground Path, LGND)、IC端電感(Inductance Toward IC, LIC)和埠端電感(Inductance of Port Path, LPORT)這四個寄生電感，圖1指出了它們的位置。LESD和LGND會提高箝位電壓(Clamping Voltage, VIC)，而LIC和LPORT則有助於改善整體ESD表現。以下將介紹這兩種具不利影響的電感。
圖1 靜電放電器件需考慮的四個寄生電感(註：假設所有ESD威脅均經圖中連接埠進入系統)
降低不利電感效應
有時，電路板的布局不允許將ESD裝置直接放置在PCB線路上。無論原因為何，只要ESD元件距離受保護的訊號線約1cm，產生的電壓尖峰即可能達數十伏特，接地線也是如此。在某些設計中ESD元件的接地線必須經過多個通孔，甚至要經過迂迴路徑才能到達接地線平面。
除了流經ESD設備的ESD電流所產生的電壓外，這兩個電感還會產生電壓尖峰(即IPEAK×RDYNAMIC)。
以下的簡化範例將說明LESD和LGND對VIC的影響。在舉例說明之前，我們需要指出的是，常見的PCB製造製程可為典型的微帶線跡提供約3nH/cm(假設具有一定的寬度、厚度和介電常數)。
有鑑於此，以下假設一個8kV的ESD脈衝和一個動態電阻為1Ω的ESD元件，並比較兩種不同布局：A布局中，LESD=LGND=1.5nH(約0.5cm)，而B布局則為3.0nH(約1.0cm)。
因此，只要將極短長度(即L ESD和LGND)從0.5cm增加到1cm，VIC就能增加75%。圖2顯示了布局B以及與每個元件相關的電壓。
圖2 布局B示意圖及各元件相關電壓
利用寄生電感改善ESD性能
在許多ESD元件資料表中，通常會說明要將元件盡可能靠近ESD進入點。目的是讓LIC遠大於LPORT(即LIC>>LPORT)，以減少ESD能量耦入IC的可能。因為LPORT 的電感不一定會影響整體ESD性能，但LIC的電感會。
LIC的非線性特性會在通往積體電路的的電流路徑上產生較大的壓降，藉此對ESD脈衝的初始峰值電流帶來緩衝。隨著電感的減小(即ESD元件越來越靠近積體電路)，壓降會不斷減小，直至不再產生額外的優勢。因此，對設計人員最有利的作法是儘量縮小LPORT與LIC的比率，以充分利用PCB線路的寄生特性。圖3顯示了上述所指的電壓降。
圖3 積體電路電壓降示意
利用LIC和LPORT是提高整體ESD性能的直接方法。然而，即使降低上述比率，某些設計仍可能在測試中提前失效。換句話說，LIC的值無法為峰值ESD電流提供足夠的緩衝。
緩衝電阻於ESD防護中的應用
有時，採用前述技術還不足以為特定電路板設計提供最大的ESD保護。原因是晶片內部的ESD結構的電流過大，導致I/O與接地線或VCC短路而損壞。
如圖4所示，ESD元件和受保護的IC實際上分擔了來自ESD脈衝的電流負載，有助於更清楚地說明問題。該圖(減去跡線電感)顯示的是正ESD脈衝，其中保護裝置承擔了大部分電流，但它與IC本質上是一個電阻分壓器。圖4所示，積體電路上的導軌二極體負責將剩餘電流或「讓通」電流導入VCC(通常透過旁路電容返回接地線)。雖然積體電路內部ESD保護的等效電阻難以明確估算，但其值通常遠高於板上ESD元件。
圖4 靜電放電器件與受保護積體電路分擔ESD脈衝電流(註：圖中IC兩條導軌的二極體作為鉗位示例，晶片內保護結構可為任何ESD器件，如可控矽；目的為說明晶片內ESD結構與外部ESD元件並聯形成等效電阻)
例如，若晶片內保護電阻(RCHIP)為10Ω，而外部ESD保護器的動態電阻(RDYNAMIC)為1Ω，則流入IC的峰值電流將為：
為降低流入IC的峰值電流，可在外部ESD裝置和IC之間串聯電阻，如圖5所示。
圖5 在外部ESD保護器與積體電路(IC)間串聯緩衝電阻示意
在本例中，如增加一個10Ω的緩衝電阻，流入IC的峰值電流可降低近50%，電阻值亦可以增加至10Ω以上，以進一步減少洩放電流，而最大電阻值往往取決於應用的具體情況。
值得注意的是，在HDMI和USB3.0等一些高速應用中使用這種技術時必須格外小心。RBUFFER電阻會干擾線路阻抗，使信號衰減超出這兩種標準的合規規格，但精心的電路板設計可以彌補任何不良影響。此方法可作為替代方案，適用於電路板或系統ESD等級不足的情況。
如今，現代晶片組比以往任何時候都更容易受到ESD瞬變的損害。由於採用了小型幾何技術，這些IC需要堅固耐用的外部ESD解決方案，以經受住系統內ESD測試。
本文歸納了可用於優化ESD解決方案的四種設計策略。
- 減少寄生走線或LESD的長度
- 縮短接地線線路長度，並減少過孔數量以降低LGND
- 儘可能縮小LIC和LPORT的比率
- 必要時，在ESD元件和IC之間加入緩衝電阻
這些作法皆可降低IC電壓與晶片內ESD結構的電流負載，進而提升系統的整體抗ESD能力。
(本文由Littelfuse提供)