IO與晶片門閘(Gate)數量成長之間明顯的落差地帶，若是沒有突破的話，晶片IO將有機會成為系統的瓶頸所在...
IO與晶片門閘(Gate)數量成長之間明顯的落差地帶，若是沒有突破的話，晶片IO將有機會成為系統的瓶頸所在。從個人電腦上的輸出入介面演化來觀察，所謂的串列式匯流排(Serial Link)逐漸竄出，但是，並不是說並列式介面(Parallel Bus)就要絕跡江湖或踏向滅亡。
本文將針對串列式匯流排和並列式介面作分析比較，探討並列式介面是否真的會逐漸被串列式匯流排所取代？
IO輸出入介面與晶片門閘(Gate)數目，依照幾年來歷史發展之經驗軌跡顯示，有個顯性的趨勢可以用曲線凸顯出來。晶片晶體數量與接腳，在幾年來足跡與未來的走勢，也是可以用圖形來顯現觀察。在2000年時，平均每一隻接腳的晶體數量約是100,000 : 1，到了2010年的時候，可能會攀上1,000,000 : 1的高峰。很顯然地，IO與晶片門閘(Gate)數量成長之間有明顯的落差地帶，也就是說若是沒有突破的話，晶片IO有機會成為系統的瓶頸所在地。
固然，從個人電腦上的輸出入介面演化來觀察，所謂的串列式匯流排(Serial Link)逐漸竄出，USB 2.0、1394b、Serial ATA、PCI Express、Infiniband等。但是，並不是說並列式介面(Parallel Bus)就要絕跡江湖或踏向滅亡。您看，PCI-X在蘋果電腦的Power Mac G5發揚光大，HyperTransport、RapidIO依然在市場上活躍，而行之多年的PCI匯流排規格依然在進化之中，尤其是嵌入式的應用空間也少不了他。
認真說來，串列式匯流排與並列式介面，兩者之間各自有其優劣點存在，應用上的定位雖然可以部份重疊，也可以某些部位區分開來。可以重疊的部分，很明顯地，逐漸被串列式匯流排侵蝕。SerialATA取代IDE PCI Express(3GIO)取代PCI Mini PCI Express Card取代PCMCIA與3GIO X16取代掉AGP 8x等，都是鮮明的事實，而且是現在進行式。
為什麼會如此？可先從並列式介面的優點與劣勢說起。
首先，就優點來說，並列式介面擁有的先天性有二：第一，若是就協定(Protocol)與電路(Circuit)的面向來說，並列式介面具有較低的等待時間(Latency)。什麼緣故使然呢？因為它是一個簡單的載入/儲存的機制(load-store model)，同時，因為資料匯流排與時脈信號各自分開獨立，就沒有編碼的困擾，也沒有存在CDR(Clock and Data Recovery)時脈/資料恢復機能的必要方塊。第二，與既有的架構有延伸性。因為，觀念上大同小異。由此來勘查，諸如處理器與晶片組之間的匯流排 FSB(Front Side Bus)之類的介面，有人稱為「Processor Bus」，就是並列式介面發揮性能與威力的地方之一。
如果從缺點來說，較長距離線路板之間的連接需要較少連接腳數量的應用上，絕對是串列式匯流排的天下。正如圖4所示，並列式介面往往需要一個作為同步用途的共通時脈，以「Source -synchronous clock」來稱呼。同時，多條的資料信號線就如多頭馬車，信號之間的時滯(Skew)是一定要顧慮的。1GHz是一個很有趣的魔術數字，有點類似摩爾定律對於設計的牽引。大致上來說，一旦越過這個門檻，並列式介面所要面臨的挑戰，就嚴厲許多。
從圖5、圖6可知當加速或加快並列式介面之際，時滯(Skew)問題是工程師難以承受之輕，姑且試著想一想，2.5GHz的信號，其週期時間就僅有 400ps，比起奈米單位還要更加細小。同時，接收端的時序餘幅或餘裕(Margin)也會跟著縮緊。也就是以上所說這些緣故，時滯(Skew)問題會限制著動作的最高頻率。一旦，建立了這個常識之後，工程設計人員在封裝、線路版和連接器之間，就要將時滯(Skew)問題降到最低。
串列式匯流排並不存在獨立的時脈信號，往往是內藏整合在資料之中，所以需要編碼(Encoding)的機制，來達成非同步式的時脈 (Asynchronous clocking)作為資料往來雙方共通的基準。說到編碼(Encoding)的機制，又會牽連到編碼效率優劣的議題。
而此次所要介紹的「Redwood I/O」，其實就是一種超快的並列式介面。動作範圍可以從400MHz到6.4GHz，也許是當前最快的並列式介面。由於它的I/O型式內涵採用高速傳輸，必然使用到的差動式(Differential)載送方式。因此，除了「飆快」之外，可以向下與LVDS、Hyper- Transport、RapidIO、SPI-4(SPI是System Packet Interface的簡稱)等維持互容性。
若是拿「Redwood I/O」與大家熟知的PCI/PCI-X來相互比擬，也可以發現除了差動式(Differential)的傳輸方式之外，「Redwood」的連接型態也不得不向快速傳送妥協，採用點對點(Point-To-Point)的連接型態。這是「飆速」下的妥協點。
「Redwood」的主要特徵，可以逐點摘要來敘述：
‧400MHz到6.4GHz的信號。採用DRSL(Diffe-
rential Rambus Signaling Levels)的差動信號位階。向下與LVDSL、HyperTransport、RapidIO、SPI-4相容。
‧可以選擇1X～10X的資料傳送速率。此處所代表的1X/10X是指資料對於時脈的比例(data-to-clock ratio)而說的。
‧動態的電流與終端(Termination)方式 ，可以確保牢靠的信號整合性(Signal Integrity)。
‧採用了「FlexPhase」的電路技術，可以去除封裝、線路版和連接器之間線跡(trace)長度差異引起的影響。
DRSL信號說穿了就是低信號擺動(voltage swing)、採用高速CML或LVDS線路模式的介面技術。CML是「Current Mode Logic」的簡稱。LVDS則是代表「Low Voltage Differential Signaling」。至於上面所提及1X～10X的資料傳送速率，請參閱圖10。
而「FlexPhase」的電路技術是Rambus公司所開發的獨門功夫，內部的細節是該公司的機密，我們也無從得知。站在應用上的立場，起碼知道其主要的功用與目的。
談「FlexPhase」電路技術的理念是不至於太困難，其基本精神就如圖11，最上面的波形是內部的時脈，中間波形就是因應資料波形的偏移，「FlexPhase」的電路會輸出恰當的時脈，來確保資料的正確存取。姑且利用圖12與圖13來闡釋「FlexPhase」線路技術的功能與效用。圖 12是一般市面上常見的線路佈置(Layout)方式，為了線跡(trace)的匹配性，常常會見到蛇線(Serpentine)的跑線方式。如果採用了「FlexPhase」線路技術(圖13)，就可以忽略線跡(trace)的長度匹配性問題，讓線路板的跑線更直接，外觀上更乾淨。請再看一般典型的連接圖(圖14、15)，可以輕易地看出「FlexPhase」線路技術是建構在接收器(Receiver)端。很明顯地，ASIC與ASIC晶片之間的連接，若是運用「FlexPhase」線路，就無須考量因為PCB線路板、封裝或晶片的信號延遲。換言之，「FlexPhase」線路技術帶來的好處就是「簡化設計」。
而極速的6.4GB/sec是有一個背書的條件，是指在資料x8的情況之下。所以說，以「6.4GB/s per byte」來述說Redwood 的速度頻寬會比較正確。
此外，Redwood技術建構方塊以及在個人電腦上的應用空間，如圖17、18所示。其實，更細膩地來思考，Redwood技術的應用範圍是可以跨及到消費性產品或是網路上的應用裝置，比如HDTV 等級的視訊裝置、遊戲機或路由器(Router)等。
無論是探討哪一種介面，必定牽扯到晶片電路設計、封裝規劃、系統元件、線路板設計、信號整合性分析與驗證測試生產等階段，甚至還要埋頭苦思，如何降低成本來因應激烈競爭。
最後，我們將並列式介面正在進行的演化論，嘗試用三個要點並附圖來歸納之。第一點，從多點連接(Multi-drop)轉向點對點(Point-to-= Point)的態勢(圖19)。第二點，單線雙向(Bi-directional)走向雙線單向(Uni-directional)(圖20)。雖然，兩者都算是雙向的傳輸，說是半雙工與全雙工也未嘗不可。第三點，單端(Single-ended)的連接型態邁向差動端(Differential- ended)的傳送方式(圖21)。