RFSoC數位射頻助攻　5G NR大規模MIMO商用達陣

大規模MIMO系統能支援動態數位波束成形(Dynamic Digital Beamforming)來執行每位用戶的波束成形，理論上能提供每位用戶完整的基地台容量；在其它情況下，上述容量則依據時間與頻率由用戶共享。用戶端無須改變現有設備，即可受惠於具備大規模MIMO功能的行動通訊基地台。大規模MIMO的前景相當誘人，讓許多業者等不及5G NR標準完成，就已考慮部署在4G設備上，不過，這些好處也帶來一系列的挑戰。由於落實大規模MIMO無線技術系統會使複雜性提升數倍，隨之而來的較大系統體積、更高的功耗與成本需求便成為一大障礙。若想克服這些挑戰，必須將無線技術中的類比訊號鏈與數位前端(DFE)裝置進行整合，並大幅提升訊號處理運算能力。

大規模MIMO與波束成形

波束成形並非全新概念，在行動通訊市場中，它已被用為主動式天線系統(AAS)，其在無線電中運用靜態波束成形，來達到系統成本與複雜性的平衡。主動式天線系統適用於訊號涵蓋範圍有限的網路，但今日壅塞的網路需要動態數位波束成形，以獲得頻譜效率提升所帶來的所有益處。具備完整數位波束成形的大規模MIMO，除了頻率與時間之外還增加了空間維度，可以大幅提升頻譜效率。陣列增益與多波束正交性產生的訊噪比(SNR)改善，意謂著同樣的時間與頻率分配，可由多名用戶重複使用(圖1)。

基地台分解與功能性分割

由於大規模MIMO架構相關的複雜性，基地台必須分解以支援新的功能性分割，來管理系統內的連接頻寬。例如，在100MHz 64T64R天線陣列系統中，假定基頻與無線電功能各利用一個元件來運行，此時基頻與無線電功能間的頻寬則為230Gbps。事實上，系統往往使用多個元件來運行8T8R或16T16R陣列DFE無線電功能模組，因此使得系統內連接頻寬的需求多出一倍以上。圖2說明大規模MIMO無線電系統的概念圖。

數位無線電處理模組透過整合的類比數位轉換器(ADC)與數位類比轉換器(DAC)，來執行8T8R或16T16R的DFE功能。為了降低系統空間體積、功耗與成本，必須去除接合數位與類比領域所需的JESD204B連接鏈路。波束成形裝置為無線電技術帶來第一層(Layer 1；L1)基頻功能性，能大幅降低更高層基頻功能的連接頻寬需求，而這些更高層基頻功能，現階段在行動邊緣運算上存在虛擬化的潛在可能。整合、靈活性，與更高的運算能力是三大關鍵需求，以落實大規模MIMO系統的最佳化，並有助於相關的波束成形與DFE演算法的演進，進而不斷改善效能、成本與功耗。

成本/功耗/體積提升　主動訊號鏈商轉挑戰大

落實5G NR大規模MIMO需在無線電裝置中有大量的主動訊號鏈，來連接陣列中的每支天線，或天線陣列子集。傳統上這些主動訊號鏈會包含資料轉換器、濾波器、混波器、功率放大器與低噪訊放大器，進而導致系統的耗電、體積與成本顯著增加，因此大規模MIMO系統中的大量主動訊號鏈會造成系統耗電與空間體積增加，較不易成為可商轉應用的系統。讓資料在射頻前端(RFFE)與DFE間移動的相關成本，不管是對軟體、硬體或系統層級上，都是5G領域必須解決的主要挑戰。

為了解決此一挑戰，目前已有相關業者，如賽靈思(Xilinx)把直接無線射頻取樣資料轉換器(Direct RF-sampling Data Converters)，整合至專為無線電應用設計與布署的16奈米FinFET多重處理系統晶片(MPSoC)系列產品中，來取代電路板上多種ADC、DAC，以及其它許多RF元件。此新推出的SoC元件系列稱為「可完全編程射頻系統單晶片」(All Programmable RFSoC)，其單片整合無線射頻取樣資料轉換器技術，為無線電系統提供硬體與軟體皆可完全編程的寬頻寬平台。此一架構採用Arm處理子系統，並結合FPGA可編程邏輯技術，來展現12位元4GSPS無線射頻取樣ADC，與14位元6.4GSPS直接無線射頻DAC，以及最佳化的數位訊號降頻與升頻處理的技術。

利用整合無線射頻取樣資料轉換器技術，將射頻帶入數位領域，不但可以克服功耗、空間體積與成本的劣勢，同時也可達成寬頻寬與多頻段系統。現有無線電系統中的類比射頻，通常在設計上用來產生緩解且離散的資料轉換器規格。此外，離散資料轉換器與類比射頻元件，採用較為舊型的處理節點，且通常針對窄頻寬進行最佳化。這導致類比射頻解決方案用在寬頻寬MIMO與大規模MIMO無線電系統時，無論體積大小、耗電與成本都相當昂貴。因此整合高速資料轉換器、6.4GSPS直接無線射頻DAC與4GSPS無線射頻取樣ADC，可以讓數位射頻更具彈性、耗用更低電量同時頻寬更寬，因此相當適合建構小體積、低耗電與低成本的MIMO與大規模MIMO系統。

借力16奈米FinFET　數位射頻運行一路順暢

高速射頻元件的單片整合，受惠於16奈米FinFET製程的優異類比電晶體特性。電晶體通電時阻力相當低，可以執行具高精度的寬頻寬無線射頻取樣訊號切換。如此一來，就可以整合具成本與功耗效益的高速比較器、放大器、時脈電路與具有優異特性的數位輔助類比校準邏輯。相較於65奈米(通常用於類比射頻元件)，在16奈米FinFET上進行數位操作帶來十倍以上的體積縮減，及耗電量也減少四倍。

整合至RFSoC的數位射頻資源，包含6.4GSPS DAC與4GSPS ADC的多頻道、已整合的低相位噪訊鎖相迴路(PLL)，以及完整的複頻混波器(Complex Mixer)，且每個DAC與ADC各有48位元的數值控制震盪器(NCO)。射頻資料轉換器陣列具有1倍、2倍、4倍與8倍的內插(Interpolation)與取樣降頻濾波器(Decimation Filter)，並能運行靈活的FPGA結構介面。此外，直接無線射頻DAC模組，則運行正交調變修正(QMC)與Sin x/x(Sinc)修正濾波器(圖3)。

在RFSoC上落實大規模MIMO系統

圖4顯示運用RFSoC元件運行的典型大規模MIMO無線電。RFSoC具有100G強固級乙太網路MAC/PCS的33Gbps收發器，其可依前傳介面特點的不同(25G CPRI或ECPRI協定)，來運用其中的RS-FEC。部份的L1功能，例如逆/正向快速傅立葉轉換(iFFT/FFT)，以及相關聯的實體隨機存取頻道處理，則可移至無線電部份，可在無線電與基頻單元之間減少50%的頻寬(及成本與功耗上的節省)。RFSoC元件能提供豐富的高效能、低功率數位訊號處理器(DSP)資源，以進行包括數位升頻器(Digital up Conversion)、峰波因數抑制(Crest Factor Reduction, CFR)、數位預失真(Digital Pre-distortion, DPD)、被動互調(Passive Intermodulation)修正，等化與降頻等DFE技術。通過在傳送路徑使用適當的內插濾波器，及接收路徑使用適當的取樣降頻濾波器，可以在高時脈頻率、且不受FPGA結構頻率影響下，運行RF-DAC及RF-ADC，以利更佳的頻率規劃。在仔細的頻率規劃下，可利用整合的射頻訊號鏈的寬頻寬，同步支援多個頻段，諸如FDD大規模MIMO使用的Band 1與Band 3，以及TDD大規模MIMO使用的Band 38、40、41與Band 42和43等。RFSoC擁有四核ARM Cortex-A53多核心處理器，運作時脈最高可達1.5GHz，另外還有雙核即時Arm Cortex-R5多核心處理器，運作時脈達533MHz。對於運算預失真係數與進行系統管控、射頻校準與一般運作及維修來說，這是重要的運算資源。可編程邏輯線路加上系統晶片運算，可用來支援開源應用程式介面(API)，讓無線電系統碰到軟體定義網路的未來環境時，也能滿足無線電系統依據客戶需求進行動態配置的要求。機器學習演算法可在此結構上有效運行，並自動管理數量愈來愈多的零碎頻譜頻段、頻譜分享及託管虛擬行動網路電信公司(MVNO)。

為順利進行整合，FPGA廠商提供針對CFR與DPD的打造的DFE IP，以及針對4G、LTE-Pro與5G應用的DFE子系統參考設計與DFE展示套件。為了呈現RFSoC上的系統效能，可將採用ZU28DR元件的RFSoC特徵基板連接至射頻前端卡，採用兩個傳送與兩個多工接收路徑，來支援功率放大器回饋(如圖5所示)。依此進行基板設定，並將單一功率放大器連接至一對DAC/ADC後，就完成採用FPAG廠商現有16奈米MPSoC元件之DFE參考設計(2.1版本)的快速連接埠，並運用RFSoC與16奈米SoC在結構上的共通性，讓更複雜設計時還能重複使用。在此設計中，CFR IP運作的取樣頻率達245.76MSps(針對TM3.1a訊號在7.5分貝峰值對平均功率比(PRPR)的情況下，達成3%的誤差向量幅度(EVM))，而DPD IP的運作取樣頻率則達到491.52MSps(DAC/ADC在第二奈奎斯特區，利用3.93216 GSps時脈與8倍內插/整數倍降低取樣率(Decimation)運作)，而2c LTE20+1c LTE20合成訊號則處於160MHz的瞬時頻寬內。放大器輸出為45dBm或32瓦。在運行DPD後，達到的加速運算平台(ACP，如圖5右側顯示)為54.91dBc，而Upper ACP則為-55.14dBc，容限充足且符合LTE頻譜輻射模板(SEM)所需。

落實5G NR、LTE-Advanced Pro MIMO及大規模MIMO無線電系統設計，須要面對多元、多頻段需求，同時還須減少系統體積、功耗與成本問題。而解決這些挑戰的方式有許多種，而其中已有看到業界採用單晶片整合「高速、寬頻寬無線射頻取樣資料轉換器」與「結構縝密的數位內訊號處理及運算資源」，來解決大規模MIMO的挑戰。

(本文作者皆任職於賽靈思)