行動電話與無線個人數位助理(PDA)正以整合新功能與應用趨勢演進，目前類似的掌上型可攜式裝置中，皆已普遍使用IS-95、CDMA2000、W-CDMA、UMTS、GSM、PHS、Wi-Fi、WiMAX、藍芽及GPS等的無線技術...
行動電話與無線個人數位助理(PDA)正以整合新功能與應用趨勢演進，目前類似的掌上型可攜式裝置中，皆已普遍使用IS-95、CDMA2000、W-CDMA、UMTS、GSM、PHS、Wi-Fi、WiMAX、藍芽及GPS等的無線技術。尤其是第三代的手機產品不僅是一種無線通訊裝置，也能為使用者提供多媒體效能，由於商業上對行動娛樂、遊戲、賭博及On-the-go(帶著走)產能的需求，促使這種多媒體功能相繼問世。這些新增功能都需要不同的通訊、計算與控制特殊應用整合電路，來執行所需功能。
不論個別的特殊整合電路功能，所有電路都需要某種參考時脈信號來啟動。在含鎖相迴路的高頻晶片中，參考時脈倍增至無線電頻率。在數位信號處理或微控制器中，時脈信號常用來記錄各個計算週期。任何其他的循序電路都需要時脈信號當作參考。
圖1表示系統時脈在現今可攜式電子裝置中的需求，電子裝置可按功能性分成三個範疇，分別是：系統時脈電路、通常使用在次微米CMOS技術的純數位電子，以及常使用在BiCMOS混合信號製程的射頻電子。
在系統時脈電路方面，不是獨立模組就是CMOS的內建電路，或是含外部晶體如共振器的BiCMOS晶片，每種方式都有其優點及缺點。我們要探討的主要議題包含可攜式電子裝置中，不同晶片組間的時脈信號互動。作為系統參考時脈，時脈信號必須無瑕疵且精確，以工程師角度而言，時脈訊號要有良好的頻率穩定度、相位雜訊與失真度，如圖1所示，在不同晶片及時脈電路間的負荷影響會造成時脈信號的原始精確度退化。我們能做的是新增一組時脈緩衝放大器，用來降低互動並維持晶體震盪器電路的原始效能。
現在，讓我們來討論如何在系統中產生時脈信號。一般而言，有兩種方式可在可攜式電子裝置中產生參考時脈。也就是使用如圖2所示的外部晶體震盪器模組，或如圖3，在主要晶片組新增電容器或平行模式晶體到參考電路中。
圖2顯示一組使用在現有晶體震盪器模組中的典型Colpitts Crystal震盪器電路。在平行模式作業中，指定使用石英晶體。最好是在3MHz至30MHz的高頻寬中使用平行模式晶體，因為導電器在此頻率中的面積大且Q值低。連同負荷電容器的裝置，再加上Ca、Cb與電晶體Q1，此電路便能以想要的共振頻率產生正弦波。電晶體Q2則用於製作緩衝放大器。可新增變容二極體與溫度補償電路，讓此電路成為GSM/GPRS和CDMA手機所需的電壓控制溫度補償石英晶體震盪器(VCTCXO)。
圖3顯示另一個時脈參考電路範例，此電路利用數位CMOS晶片中的反向器閘，外部負荷電容Ca與Cb需產生正確的共振頻率。通常，晶體製造商會指定電容值，此方式的優點在於價錢低廉且耗電量低，但是，CMOS會在其輸出驅動功能中受到頗多限制，圖4為典型的CMOS反向器邏輯閘。輸出電流為：
(公式請見新通訊54期8月號)
‧μ為電荷載子的流動性(電子或正極電荷)
‧COX為氧化閘的單位面積電流容量
‧VGS-VTH為電壓降
‧W/L為長寬比，W代表源極與汲源間的寬度，而L則代表長度
方程式EQ_1表示iDMAX上所屬的驅動電源與技術常數μ、COX，裝置面積W與L和閘與相關源極VGS-VTH的汲極電位有關。一旦選擇了CMOS設計的製程技術與供應電壓，CMOS IC設計人員便可增加CMOS裝置的寬度來提升iDMAX，這並無法節省太多成本，因為此方式會造成晶片過大。
我們在上述提到，在無線環境中需要為客戶實現所需的數位及類比/射頻電路特性和功能，尤其是射頻電子必須擁有良好相位雜訊、輸出抖動的參考時脈信號，才能達到所需的無線電效能。由於相同的時脈信號分散為參考的晶片，時脈電路中不同晶片的相互影響會造成參考時脈信號的品質衰退，系統工程師必須注意時脈分散電路中的一些地方。
時脈電路的共振頻率是由晶體及其外部電容決定，可將共振頻率牽引為不同的值，因為晶體震盪器仍存有負荷影響，我們通稱此現象為牽引效應或頻率牽引。不幸的是，在市場中大部分的晶體震盪器模組都不提供此效能的規格。
晶體震盪器的外部負荷可能會因兩種不同的機制，而造成頻率飄移，第一種機制與負載電容有關，第二種機制則與所需的來源電流或驅動標準有關。
震盪器電路的負載電容中出現差異可能會導致產生兩種不同的頻率。正如同圖2與圖3，晶體所需的負載電容CLOAD為：
(公式請見新通訊54期8月號)
一般而言，雜散電容Cs是5pF，負載電容的減少會造成頻率的增加，而負載電容的增加則會造成頻率的降低。牽引限制出現近似值的原因是外部負載電容為：
(公式請見新通訊54期8月號)
此處C0是由晶體電極上的支架或封裝電容而成，且C1為基礎動態電容，CTotal LOAD為所需的負載電容CLOAD加上不同晶片組的總負載電容。當我們看到這組方程式時，總負載電容的減少造成頻率的增加，而總負載電容的增加造成頻率的降低。
晶體的驅動標準(Drive Level)代表震盪器石英晶體縮需的電力，可使用下列方程式進行計算：
(公式請見新通訊54期8月號)
‧I為石英晶體中通過的電流
‧Re為石英晶體的有效電阻
(公式請見新通訊54期8月號)
此處的R1為基礎動態電阻。若驅動標準超出晶體製造商指定的標準，震盪器的頻率會改變，改變的原因為：超出電源標準會造成壓力在石英晶體，並因此導致溫度上升，若將超出驅動標準的電源導入石英晶體震盪器，則會使特性品質下降或特性受損。換句話說，基礎動態電阻與電容會改變，且電阻的頻率也會改變。相對而言，若電流過小，則根本無法啟動震盪器，由於晶體的物理屬性為固定，電流通過晶體等於是電壓穿過晶體的函數，為使驅動標準符合規格，穿過晶體的峰對峰值電壓需符合晶體製造商指定的範圍，這限制了時脈電路的驅動能力。
為達到正確的共振頻率，顯然電路的設計需為晶體設定正確的負載電容及驅動標準，來消除頻率牽引的影響。這表示我們必須提供夠高的輸入抗阻到晶體震盪器電路的輸出，因此總負荷並不認為會對震盪器造成明顯的「負荷」。相對而言，晶體震盪器的低輸出抗阻將驅動連續晶片組，以使此晶體震盪器並不成為連續晶片組的「負荷」。圖5用以圖解此概念。
以下使用LMV112為設計範例作說明，LMV112的低頻輸入抗阻為141KΩ(並聯2pF)。若參考時脈類似圖3所用，則晶體製造商為其平行模式晶體指定所需的負載電容為30pF。利用此處方式來找出Ca與Cb值。
因為雜散電容與LMV112的Cin並聯，且dc阻隔電容Cdc=1000pF在10MHz是短路，我們可以考慮Cin與雜散電容並聯，並忽略dc阻隔電容Cdc的影響。
然後，我們得到方程式EQ_6：
(公式請見新通訊54期8月號)
若我們選擇Ca=Cb=C：
(公式請見新通訊54期8月號)
事實上，系統工程師應該要求晶體製造商使用有特定負載電容的時脈頻率，來製作晶體。在上述範例中，46pF並非標準的陶瓷晶片電容，選擇標準電容值會使設計更好。
這裡有另一個範例，說明電路設計如何使用LMV112設計出如緩衝放大器的晶體震盪器電路，假設該設計選擇22pF為Ca與Cb，根據LMV112的產品資料表，LMV112的輸入電容為2pF，且與5pF的雜散電容並聯，我們可以發現CTotal LOAD = 22pF×22pF/ (22pF+22pF) +5pF+2pF = 18pF。既然如此，系統設計人員可要求晶體製造商以CLOAD=18pF來作平行模式晶體的負載電容。