隨著系統時脈的需求複雜度持續提高，鎖相迴路(PLL)逐漸被用來作為產生多組時脈來源的重要元件。而根據實際的系統組態，業者經常運用多組PLL元件置入「時脈樹」的拓樸組態中，並針對系統的遠端區域進行時脈散佈與同步化作業。最基本的原理...
隨著系統時脈的需求複雜度持續提高，鎖相迴路 (PLL)逐漸被用來作為產生多組時脈來源的重要元件。而根據實際的系統組態，業者經常運用多組PLL元件置入「時脈樹」的拓樸組態中，並針對系統的遠端區域進行時脈散佈與同步化作業。最基本的原理就是藉著高整合度的多重PLL來源和環狀排置的PLL元件，維持穩定的輸出並滿足原始設計在時脈方面的需求。然而實際上，系統內訊號抖動的散佈是值得深入去探討的。
業界已有許多專文探討如何提升時脈來調整PLL組態，並達到效率的準確度。本文則從PLL參數的角度，從數學計算的層面重新探討PLL。當瞭解這方面的計算方法後，即可透過調校各個可程式化參數來調整出最佳化的訊號抖動變量。
在原始的系統模擬環境中，是根據沒有任何訊號抖動的假設來設計時脈。而在較精確的模擬中，通常會加入高斯雜訊。當建構整套系統後，就會開始浮現各種問題。而針對PLL時脈鏈進行更詳細的檢查後，就會發現平均時脈與頻率參數之間是以函數關係呈現。但在針對來源輸入訊號進行長條圖分析後，就會發現輸出端訊號抖動遠遠超出時脈的容許誤差(margin specification)。
許多時候，時脈來源中過高的訊號抖動，往往超出設計師的掌控範圍；必須要有更多的資源來抵消訊號抖動。為達到穩定的系統運作，必須徹底地消除訊號抖動，才能達到最初設計的參數目標。顯示的元件配置拓樸，裡面運用一組雙模(bi-modal)輸出元件，並經常產生過高的訊號抖動。
在一個常見的時脈樹組態中，雙模輸入元件通常作為其它下行端PLL時脈元件的參考點。下行端PLL的原始功能是重新產生時脈，或是降低時脈增生的延遲效應。但設計師通常會忽略下行端PLL可用來抵消輸入端的訊號抖動。要抵消訊號抖動的最佳方法，就是瞭解並妥善地調整內部PLL參數。
分析訊號抖動有兩類方法，就是透過時域與頻域型技術。顯示雙模輸入以及一組長條圖的 「過濾後輸出」的結果(換言之就是採用時域型技術，採樣數千組時脈，並針對邏輯門檻進行評估)。從頻率的角度重新檢視PLL，結果顯示輸入端訊號抖動出現「低通」的過濾效果。
雖然PLL可扮演「訊號抖動衰減器」或針對輸入端時脈發揮過濾效果，但它本身具備追蹤功能可協助追蹤輸入端時脈。從單純類比的角度來看，PLL扮演一組可調整頻寬的追蹤過濾器。至於較少提到增頻的功能，是因為在此所探討的技術皆可套用在頻率關係為1︰1、1︰N、或N︰1的系統。
目前為止已瞭解系統時脈樹的拓樸結構，下一步則是重新檢視PLL區塊圖中可能影響迴路反應的可程式化元件。透過調整這些元素之間的關係，即可調校出最佳的訊號抖動消除設計。並將所有影響減少訊號抖動的參數列在表中，亦將討論一些遵循規則的範例。
顯示PLL的基本區塊圖。PLL被分割成許多區塊，每個區塊內含與特定元素有關的公式參數。這裡提及的區塊參數是為了瞭解導出前饋增益以及迴路增益公式的原理。
在此的分析是限制在可編程PLL參數，包含回饋除頻值(P)、前饋除頻值(Q)、以及充電泵(CP)增益。在這個討論案例中，VCO增益與迴路過濾器頻寬都是固定的，圖中列出的公式包括計算整體頻寬所使用的參數。
公式1顯示開放迴路或前饋增益與頻率之間呈函數關係。前饋增益包含充電泵電流增益設定、由迴路過濾器產生的阻抗、以及VCO的增益。
公式2顯示PLL的封閉迴路增益以及整個迴路的總增益。換言之，等於前饋增益乘以回饋增益等於前饋增益除以回饋除頻值P後的負值。
瞭解這些公式以及其中影響PLL系統反應的可編程元素後，就能瞭解應如何修改這些參數不論是單獨或一起修改才能控制PLL迴路頻寬的範圍。顯示量測值的結果以及對迴路過濾器的z(s)進行因式分解後的PLL相位(二次過濾器包括RF、CLarge、以及Csmall)。
在中，總增益(或迴路頻寬)以ωu代表，最大的相位餘裕度為90度。圖中顯示的迴路頻寬是在系統最穩的運作點所測得，反應曲線不論是向左或向右移動，仍可維持在穩定的系統狀態 ，亦即能維持足夠的相位餘裕度。
調整曲線位置的目的，是為目標系統調校出最高的整體訊號抖動消減設定。調校的過程包括瞭解可程式化的PLL變數如何能獨立地調整，以及各參數彼此之間的關係。如先前所述，調整的範圍有一定的限制。反應幅度隨著相位曲線產生變化，相位餘裕度從理想值90度開始下滑。一般而言，相位餘裕度降低到35度時，仍能維持充裕的鎖相能力。如圖所示，迴路過濾器元件對零值門檻(limit of zero)以及極點反應(pole response)產生影響。將可編程PLL參數整理成表，有助於通盤瞭解如何調整PLL迴路的頻寬。表1提供的資料即能掌握這方面的「經驗法則」。
若參考表1，並同時參照公式1與公式2，我們可看出若要調整迴路頻寬，必須變更或調整P除頻值。未列於表中的Kvco以及Z(S)迴路阻抗亦會影響反應，影響幅度與CP增益成正比。在實務上，CP對增益的影響幅度相當大。因此，增加CP電流通常會讓迴路頻寬產生大幅度的變動；並造成足夠的振幅反應，迫使系統因缺乏相位餘裕度而處在不穩定的狀態。為補償這項效應，必須針對P除頻值套用一組「微調」機制。當P除頻值增加時，迴路頻寬就開始下降或向左移。當P值增加時，迴路就會再度進入穩定狀態。變更P除頻值能達到不同的輸出頻率，此時就是前饋Q除頻值登場的時候。
參考除數P與除數Q的值之後，即發現許多比例值都能合成出相同的輸出頻率或讓頻率增加相同倍數。這種方法便產生更高的輸出頻率，去衍生出另一種方法，也就是運用除數D將輸出值轉回原先預期的結果。
有趣的是，前饋Q除值對於迴路頻寬不會產生任何影響。這是因為組值落在封閉迴路反應範圍之外，但Q值會影響PLL產生短期或長期訊號抖動的能力。
除了建立提高頻率的機制以及變更迴路頻寬外，亦須考量到PLL可能會產生訊號抖動。短期的訊號抖動是在某個時脈端點開始觸發，而抖動的幅度則為與鄰近時脈端點之間的振幅差異。短期訊號抖動亦稱為peak-to-peak鄰近波峰的抖動，這類抖動對某些系統會形成重大的影響。表1列出在調整各種PLL參數時對短期訊號抖動所產生的影響。
對於受短期訊號抖動所影響的系統而言，應儘可能地將CP增益降到最低，讓迴路在更新修改脈衝後，可將流入迴路過濾器的電流脈衝降至最低。同樣的，在提高P 除頻值後，短期訊號抖動通常都會降低，因為通過PLL系統的校正脈衝訊號會減少。衍生的效益包括回饋P除頻數會提高，而頻寬則同步降低，以達到更理想的短期訊號抖動值。由於前饋Q除頻值落在封閉迴路反應範圍之外，因此並不會影響迴路頻寬的移動。但Q除頻值卻會影響PLL修正的速度，並直接影響短期與長期的訊號抖動。
長期的訊號抖動是指在某個時脈端點，與另一個遠處的時脈端點之間的振幅變異量，2個時脈端點之間並相隔多個時脈週期。根據表1的資料，長期訊號抖動會隨著迴路頻寬提高與降低，因為PLL在長時間內能提高VCO的變異量。隨著修正脈衝數量持續增加，透過對VCO進行更細微的調整，長久後就能達到理想的運作頻率，因此產生的抖動幅度亦會降低。這個原理亦適用於短期訊號抖動下的Q除頻值。
與顯示範例受到各因素影響後的結果。雙模時脈來源送至下行PLL的參考輸入端，這組PLL經過最佳調校，可作為訊號抖動消除器。雙模反應結果通常是由一組 PLL元件所產生，其頻率與其它因素之間呈函數關係。隨著PLL元件中各元素的整合度持續提高，這類反應就愈常見。雙模反應的結果被送至下行端的PLL，並散佈至整個系統機板。
若無法仔細分析時脈來源，亦可透過頻率量測器顯示正確的平均運作頻率。若運用長條圖分析機制，則會出現明顯不同的資訊。在發生這種現象時，系統設計業者則可能面臨一項嚴重的問題，因為訊號抖動的散佈通常會導致下行時脈元件的時序餘裕度大幅地縮小。
此時就應適當地調整下行端的PLL。藉由觀察表1中的屬性資料，我們可以同時達到2項基本目的。
第一個目的很明顯，就是維持適當的頻率比。此外，透過適當調整PLL編程參數，PLL可為合成後的輸出時脈帶來一項經常被忽略的利益。這類調校可達到最佳的消除訊號抖動效果。如圖中所示的短期輸出抖動反應，經過調校後的PLL所產生的訊號波型(histogram profile)，達到輸入端雙模反應結果的加權平均值，並大幅減弱訊號抖動。
顯示針對PLL最佳化後的長期訊號抖動進行分析後，歸納出相同的設定法則。表1所列舉的原則可作為程式化的依據，讓輸出反應結果落在要求的系統時序參數範圍內，故能減輕原始雙模訊號所產生的效應。
隨著PLL技術大量應用在各種系統，而匯整時脈樹的訊號抖動模型亦愈來愈複雜且難以預測。PLL向來被視為時脈產生器，很少人瞭解到PLL的用途可加以延伸，在經過最佳化調校後可用來減弱訊號抖動。
透過瞭解各種獨立與組合的可編程PLL元素，許多理論顯示適當地調整各種內部迴路參數，可調校出理想的迴路頻寬。表1歸納影響PLL迴路頻寬的主要因素。所有PLL元件都會對下行端元件產生某種型態的訊號抖動，表1僅列出最主要的影響因素，並列出在改變各種PLL元素後，訊號抖動產生的相對反應。
短期與長期的訊號抖動可變更特定的系統因素加以修正與最佳化。隨著可編程PLL元件的彈性持續提高，瞭解各個參數如何獨立運作以及相互搭配時所產生的效應，就能對系統進行適當的調校，讓時脈訊號的抖動減至最低。