西門子數位化工業軟體日前推出創新解決方案Calibre DesignEnhancer，能幫助積體電路(IC)、自動佈局佈線(P&R)和全客製化設計團隊在IC設計和驗證過程中實現「Calibre設計即正確」設計佈局修改，從而顯著提高生產力、提升設計品質並加快上市速度。
Calibre DesignEnhancer是西門子Calibre nmPlatform IC實體驗證平台「左移」系列工具之最新產品，可幫助客製化與數位設計團隊快速準確地最佳化設計，以減少或消除壓降(IR drop)與電子遷移(EM)等問題，進而提升實體驗證準備就緒能力。Calibre DesignEnhancer可在IC設計和實作階段期間，支援自動最佳化佈局，幫助客戶更快地達成「DRC-clean」，以實現tapeout，同時提高設計可製造性和電路可靠性。
STMicroelectronics智慧電源技術研發設計支援總監Pier Luigi Rolandi表示，Calibre DesignEnhancer解決方案能夠幫助我們持續加強IC設計，在處理和解決電路電阻值過大和 IR壓降等問題方面表現出色。
在對IC設計進行實體驗證之前，工程師通常須依賴第三方P&R工具來整合設計，以實現可製造性(DFM)最佳化，這通常需要執行多次驗證才能最終得到「DRC-clean」的結果。有了西門子全新的Calibre DesignEnhancer工具，設計團隊可以顯著縮短驗證周期時間並減少 EM/IR問題，同時為實體驗證做好佈局準備。
Calibre DesignEnhancer解決方案採用了經過驗證的技術、引擎和Calibre的合格規則集，可以幫助客戶獲得設計即正確、Calibre DRC-Clean並準備好Signoff驗證的結果。此方案可以將OASIS、GDS和LEF/DEF檔案作為輸入文件讀取，並以OASIS、GDS或增量DEF檔案的任何組合輸出佈局修改，幫助設計團隊輕鬆地將Calibre DesignEnhancer軟體變更返標註(back-annotate)至設計資料庫中，以使用常用的功耗時序分析工具執行功耗和時序分析，從而在設計生命週期的前期提供進一步分析的方法。
Calibre DesignEnhancer工具使用業界的介面標準，與所有主要設計和實作環境整合，提供了一個易於使用的工作環境。Calibre DesignEnhancer套件現在可供所有支援130nm到2nm設計的領先晶圓代工廠使用，具體情況取決於使用模型和技術。