由於今日的運算系統要求較高的晶片外(Off-chip)通訊頻寬，以致晶片對晶片介面連結 (Interconnect)設計的超高速(Multi-Gbit/s)串列連結現已變得相當普遍。而近期之背板收發器功率效率因不犧牲所需的抖動效能或訊號完整性，更讓功率效率大有可為。
由於今日的運算系統要求較高的晶片外(Off-chip)通訊頻寬，以致晶片對晶片介面連結 (Interconnect)設計的超高速(Multi-Gbit/s)串列連結現已變得相當普遍。而近期之背板收發器功率效率因不犧牲所需的抖動效能或訊號完整性，更讓功率效率大有可為。
隨著超高速連結日益普遍，系統工程師面臨熱導或電池壽命要求所帶來的功率限制難題，也更加重視功率與性能的最佳化課題。如業界近期展示的20毫瓦 /Gbit/s的背板收發器，其高速傳輸晶片連結已達近10毫瓦/Gbit/s的功率效率，更讓業界大為振奮。業界人士認為，即使在可接受的位元錯誤率 (BER)環境下操作，也就是操作時不犧牲所需的抖動效能或訊號完整性，功率效率的發展仍大有可為。
本文所陳述的6.25Gbit/s不歸零(Non-return-to-Zero, NRZ)收發器，乃以90奈米1.0/2.5伏特雙閘的金屬氧化半導體(CMOS)影像感測器設計，可滿足同頻異相(Mesochronous)時脈的基本通道要求。此款收發器消耗2.2毫瓦/Gbit/s，比一般認知的功率效率改善了3.4倍。測試晶片包含具有共享電感電容鎖相迴路(LC-PLL)的四個收發器、具有四個虛擬隨機位元序列(PRBS)產生器/檢查器的支援基本構造元件(Support Block)，以及可連接外部控制器的介面。
降低功率工程浩大
一般而言，可利用數項方式來達成降低功率的目的，如利用參考時脈倍增的共享式電感電容鎖相迴路、共振時脈分布網路、低振幅電壓模式發射器、接收器時脈使用的低功率相位旋轉器，以及軟體架構的時脈資料恢復(CDR)與適用性等化能力等。
電感電容鎖相迴路
可最佳化製程功率
圖1顯示的是時脈倍增與分布圖，在常用具有4MHz迴路頻寬的CMOS電感電容鎖相迴路中，195MHz的參考時脈倍增為位元率的一半。在換上金屬電容後，頻率被粗糙微調，而相位則使用n-通道金氧半導體(NMOS)累積模式變容器鎖定。
一般由傳統分配器、相位頻率偵測器、電荷泵及迴路濾波器完成鎖相迴路運作，而振盪器輸出則透過緩衝器在時脈分布網路上提供六百毫伏特振幅，該網路藉由在橫跨兩端的補充時脈引線上置放電感，以對Q等於3的共振進行調整。
若未裝置電感，反向器架構的緩衝器須消耗三倍功率才能產生低振幅時脈，或是五倍功率才能產生完整的振幅時脈。晶片內建的類比數位轉換器(ADC)則能讓控制器量測變容器偏壓、振盪器輸出電壓及時脈分布電壓，如此可讓控制器設定頻率微調，並調整振盪器與分布時脈的振幅與共模電壓，以最佳化製程變化時的功率。
低振幅電壓模式發射器可彈性調整電壓
圖2為發射器的方塊圖。輸出階段是N-over-N低振幅電壓模式差動驅動器，輸出振幅是由本端可調整的電源供應器Vs設定，調整成提供 50～130mVpp-diff之間的輸出訊號振幅。Vs供應上的大型內接旁路電容則是啟動終端路徑的最後一步。發射器的反射阻抗由設定前置驅動器 (Predriver)的訊號振幅的第二個內部可調整的供應電壓Vr所設定。它的產生是藉由迫使複製發射器的阻抗匹配電阻R的阻抗而達成，電組R則由多個線路阻抗組成。
等化放大器執行時脈/資料還原
圖3為接收器的方塊圖。線路輸入以NMOS共閘放大器的六分貝及電平位移方式放大，來源衰減(Source-degenerated)的等化器(EQ)放大器在可軟體控制調整的3.125GHz提供最高8.5分貝的峰值。
來自兩個放大器階段的偏移，在共閘放大器輸出時移除。等化放大器驅動一排四個偏移調整的取樣器，這是一個時脈/資料還原的Alexander相位偵測器。邊緣與資料取樣都在分波器(DEMUX)元件的兩個相同2：16樹狀結構中解串列。控制器會在罕見的情況下啟用邊緣取樣器與解串列器，以執行低頻寬時脈資料恢復。控制器則根據解串列資料與邊緣樣本的分析，編程相位旋轉器與EQ放大器。
鎖相迴路分流調整器降低迴路增益
圖4是接收器相位旋轉器鎖相迴路的方塊圖，內含四階CMOS振盪器產生正交取樣時脈，振盪器則由一個二階調整器控制的可調整的電源供應器Vosc供電。大量旁路電源經過的頂端調整器，可提供電源供應器的絕緣功能，並能以軟體建置的緩慢控制迴路驅動；較低的分流調整器則提供相位與頻率的鎖定能力。
在啟用頻率偵測器時，控制器會調整icoarse，讓鎖相迴路迴路控制電壓Vctl接近目標電壓；然後將控制權由頻率偵測器交給良好的相位控制迴路。互斥 (XOR)的相位混合器/偵測器會在鎖相迴路的回饋路徑上導入可偏程相位偏移。鎖相迴路分流調整器的大小可調整，以降低迴路增益，讓迴路濾波器以小電容器實作。
測試晶片以銲線(Wire-bonded)的球柵陣列(BGA)封裝，並使用彈簧接腳(Pogo)接腳插座裝載到測試板上。而收發器透過9.5公分的FR4微帶線連接邊緣啟動同步多重存取(SMA)。
共享電感電容鎖相迴路消耗功率/面積皆小
圖5的上半部顯示發射器傳送一個6.25Gbit/s圖樣的相位雜訊，100Hz到1GHz之間以外的頻寬則被整合到1.27psrms的RJ。下半部顯示發射器傳送電路板邊緣量測到的223-1虛擬隨機位元序列眼狀圖，由於以夾具固定，正常輸出振幅為200mVppd-diff，而DJ為20pspp。
連結實驗是在兩個測試晶片之間插入許多接口時執行。圖6的上半部顯示在3.125GHz時所展示通道，其衰減為-15分貝時的頻率響應。下半部顯示210 與130mVpp-diff之間的發射器振幅位元錯誤率與接收器相位偏移。曲線產生分別為10-30與10-23的估計位元錯誤率，並展示大於 70mVpp-diff的電壓範圍。該連結以130mVpp-diff執行未發生錯誤，表示在正常振幅之下，此連結能在位元錯誤率小於10-15範圍內操作。圖7為晶圓顯微照片。
一般在額定條件下，量測到的功率消耗為每一收發器13.8毫瓦。一個發射器消耗4.9毫瓦，接收器則消耗 8.0毫瓦，而共享電感電容鎖相迴路與時脈分布網路則因每收發器0.9毫瓦，共消耗3.6毫瓦。單一收發器占用0.307平方公釐，其中25%是由以 2.5伏特thickox建置的VDD旁路電容所占用。電感電容鎖相迴路面積為0.228平方公釐，其中6%為VDD旁路電容。面積計算包含銲墊在內。本設計採用標準-Vt 1V裝置、2.5 V thickox標準與原生裝置，以及NMOS累積模式變容器。