話說「XDR DRAM」這種新型記憶體，資料傳輸速度是疾速飆客的再現。本文即是針對這類元件所採用的高速介面，作深入探討，帶您一窺其內部的技術風華。電視遊樂器 PS2名聞遐邇，網路上也流傳著下一代PS3的外觀風貌。這款新一代電玩機種，內部即將採用的處理器，就是新力、東芝與IBM所合力開發的「Cell」處理器。無論是構造或申請的專利，大致皆已攤在陽光下。而「XDR DRAM」正是「Cell」處理器搭載機器可以接續的記憶體之中，列為最佳的繼承者之一圖1。
本文所要進攻的要塞，即是「XDR DRAM」所採用的飆速介面-Yellowstone。「Yellowstone」僅是代碼，正式名稱為「XDR」，被視為Rambus規格的後繼接班人，而目前採用此種介面的記憶體元件，則稱之為「XDR DRAM」。
產品敏感度較高的朋友，也許會聯想到這種記憶體與RDRAM之間，有沒有任何關聯性。在此，特別將這兩種記憶體比較，列表呈現如表1。
簡言之，這是一個邏輯IC之間接續或記憶體用途的差動式介面。此處所指的邏輯IC，是指如：圖像LSI、網路用LSI或微處理器等等。每一個端子的資料傳送速度約為3.2Gbps到6.4Gbps的境界。由於資料幅度可以延伸到128位元的景深，也就能夠實現51.2MB/sec到 102.4GB/sec。即使只有32位元的資料幅度，也有12.8GB/sec到25.6GB/sec的高水準演出。
基於何種技術的突破與運用，可以產生如此震撼的數字呢？首先將該介面的特徵，彙集成底下八條短文來敘述之。
當信號一舉越過GHz後，將面臨二大課題：其一是晶片封裝或是線路板晶片之間傳送引起的信號衰減，或失真現象更為顯著化。其二，是面臨時間餘裕(Time Margin)短縮的難題。
為了解決第一個問題，先將連接型態從以往一對多的接續方式，更易成一對一的點對點連接型態。同時，導入了200mV微小信號振幅的DRSL方式圖2，線路的差動特性阻抗也是100歐姆圖3。施展這樣的功夫可比Rambus規格所使用的RSL(Rambus Signal Level)方式，提高5~6倍的資料傳送速度。由於連接負荷的減少，傳送線路的遮斷頻率，也可以提高到數GHz的高準位。同時差動的傳送方式，可以抑制開關雜訊與共模雜訊，微小信號振幅也可以抑制電壓餘裕(Voltage Margin)的短縮，與抑制電磁輻射的增加圖4。
尤其厲害的是動態方式的電壓振幅之調整構造。更明確地說，是指電壓振幅或轉換率(Slew Rate)，不僅在電源投入的初期作業，當機器動作時也能進行調整。如此做的好處是當溫度或電壓等各種條件變化時，依然可以確保得到最高的電壓餘裕。就連輸出入電路內置的終端阻抗也是動態性控制。所謂轉換率(Slew Rate)是泛指表示電壓上升或下降急峻的程度數值。
所謂ODR圖5是指一個週期來達成8個位元的傳送模式。以外部400MHz~800MHz來獲得3.2Gbps~6.4Gbps的高速傳輸。舉外部時脈 400MHz的場合來說，介面電路內之PLL(Phase-locked Loop)鎖相迴路會在內部產生4倍頻，也就是1.6GHz的內頻。然後再利用時脈的兩個邊緣分別來進行兩個位元的傳送，同樣的思維，外部時脈 800MHz的場合，產生內頻3.2GHz，來達成6.4Gbps的載送能力。
第二個課題之時間餘裕(Time Margin)問題，就必須對時間預算的清單裡的構成要素逐項分析，來探求對策。
依據圖6的數據可知，不管是採用同步式(Synchronous)還是源同步(Source Synchronous)等既存方式，都必須直接面臨時間餘裕的短縮問題。
所謂同步式(Synchronous)即是同步DRAM記憶體所採用的技術方式圖7。在匯流排上的全部端子驅動器與接收器回路，往往是用單一的時脈之邊緣來同步作為前提。於此種場合下，驅動器端的資料有效時間、接收器端的保存時間(Setup Hold Time)，與時脈或資料信號動等傳送時間的構成要素(Timing Parameter)，其絕對值的總和，不得超過時脈週期，此種制約在高速化的輸出入時序會成為瓶頸。隨著時脈週期的短縮，各個時序參數也要隨著比例來縮小。
改良的方式就是Rambus記憶體所採用的源同步(Source Synchronous)方式，不管是從主控端傳送到從屬端，還是從屬端到主控端的傳送方式，皆會採用專屬的時脈信號線，好處是可以達成相等延遲配線的目的。也就是說時脈與資料信號的傳送延遲之差，可以讓輸出入電路來吸收掉。此種技術另一個改良之處就是DLL(Delayed-lock loop)的運用，可以將外部的時脈轉換成低抖動的內部時脈。
這種源同步(Source Synchronous)方式，對於同一個IC內部的全部輸出入端子，對於時脈邊緣的相位要做到同步。當每一個端子從800Mbps提升到3.2Gbps 的時候，Tcycle也必要短縮四分之一。使用精確度高的DLL，要低減到100ps以下也是不容易，況且，一般的封裝或線路基板要低於100ps也很困難。尤其當端子數目延伸到32~128個的寬幅度介面時，就成為一個深刻惱人的問題。HyperTrans -port或RapidIO等介面，為何每一個時脈信號，其資料幅度的最高值會定在32位元，也就是這個道理。
Yellowstone為了解決該問題，特別開發出嶄新手法，稱之為「FlexPhase」技術圖9。允許多個時脈週期在任意相位下，進行資料傳送與接收。「FlexPhase」技術是在主控端的各個端子的輸出入電路，加入相位調整回路(相位移)。可以針對送收資料的內部時脈邊緣做控制，其基本法則，相位調整是在電源投入後，進行初始化之際來進行的。意思是說，主控端IC的全部端子會掃描朝向從屬端進行虛設資料(Dummy)的送收，來計測相對於時脈邊緣的相位，而設定傳送與接收最適當之數值。職是之故，我們可以體會出導入「FlexPhase」技術的最大理由，就是要打破過去時間預算(Timing Budget)界限的迷思。
由於不需要相等延遲配線的需求，對於線路基板的配置或IC晶片設計的自由度，皆可大幅度提升，除了該優點外，對於成本的降低也有所關連。因此，若是將資料幅度拉升到128位元的程度，因而一舉越過每秒100GB的關卡，很適合運用於高速記憶體的介面應用圖10。當然，透過0.13μm製程做成晶片的檢證，實裝於一般的FR-4線路機板上，勢必要檢視其眼狀圖(Eye Diagram)的開口程度，以及時序參數的量測，確保信號品質。至於時序參數(Timing Parameter)的測定，要導入PRBS產生器與PRBS檢視器。PRBS是Pseudo Random Bit Sequence 的簡稱。當考量高速測試設備的昂貴與量產可靠度時，遂導入BIST(Build-in Self-Test)機能。即在同一個IC端子間，構成回返線路，掃描驅動電路與接收電路的相位，求得時序參數，將大幅節省測試費用。