乙太網連接日益普及和不斷增加的降低成本壓力，是不可阻擋的兩大網路趨勢。由於網路和物聯網(IoT)不斷擴張，促使乙太網埠的性能持續提升，並且應用於更廣泛的產品種類。網路營運商面臨兩個巨大壓力，首先是要大幅降低資本支出(CAPEX)，同時要提供更高性能以滿足各種消費者應用，如4K影像和無處不在的雲端連接。為了幫助架構人員滿足這些市場需求，在此需要重新定義中等密度現場可編程閘陣列(FPGA)特性：低成本、低功耗，並且可以滿足通訊應用中乙太網互連的性能要求。
這些新市場為設計乙太網通訊設備的供應商帶來了重大的挑戰。乙太網的重大優勢在於1Gbit/s至10Gbit/s線路速率，而設計人員正在開發豐富的存取和閘道設備，從而在網路邊緣提供額外的運算能力。為了以更低成本提供這些解決方案，需要從整體系統的角度來考慮這些應用，舉例來說，可以利用功耗更低的解決方案，從而取消風扇或散熱片；或者不採用專用橋接產品，轉而在SFP外形尺寸中實施這種功能，從而縮減印刷電路板(PCB)規格和總體外形尺寸。
這些解決方案需要具備合適的乙太網連接性、更低功耗，以及採用成本最佳化的小封裝產品。以目前來說，系統架構人員擁有的解決方案能夠幫助他們在更小外形尺寸中提供更節能的乙太網介面，所有這些都需要成本最佳化、FPGA。
成本壓力激發 小型乙太網元件當道
更低綜合成本(CAPEX/OPEX)的需求，促使開發人員大幅減少通訊產品占用的空間，而FPGA通常是乙太網應用的關鍵設計元件。
今天，市場上出現了一種最佳化的中等密度FPGA產品，可以提供合適的介面性能，並保持了最低功耗和最小尺寸。許多現有的低密度FPGA擁有小封裝，但介面性能不足(如10Gbit/s收發器)，而大多數中等密度FPGA的封裝尺寸又偏大，且功耗頗高。而新的需求是更小物理封裝中必須包含的關鍵特徵，包括10Gbit/s收發器、龐大的嵌入式記憶體、大量3.3V I/O管腳，以及支援更新的記憶體標準。具有這些能力、擁有功耗最佳化架構的中等密度FPGA就是實現未來小型化解決方案的關鍵因素(圖1)。
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| 圖1 最小尺寸、更低功耗、中等密度且支援10Gbit/s乙太網的FPGA |
顯然光模組或SFP類別模組有明確的小尺寸要求。許多乙太網通訊產品都有SFP或類似的槽位以提供收發器介面，通常以1Gbit/s至10Gbit/s速率運行。能夠在這些模組中實施各種功能的產品具有系統級靈活性，並將提供更低成本的解決方案。例如，支援10Gbit/s乙太網的閘道不一定需要同步網路定時，如SyncE或IEEE 1588。如果這類產品提供了SFP槽位，則可以使用特別設計並且支援SyncE的SFP來實現同步網路定時，因此整個閘道產品設計時不再需要考慮SyncE功能，為不需要此功能的客戶降低了總成本，而需要SyncE網路定時的使用者，只需簡單地插入支援SyncE功能的SFP模組即可。
雖然許多小封裝的低階FPGA可滿足這種應用的尺寸要求，但是，低階的FPGA無法提供必要的邏輯資源和性能。而典型的中階FPGA支援10Gbit/s乙太網，但其高功耗和大尺寸卻又不適用於SFP模組。
高效能Gbit/s乙太網介面正推動系統架構發生變化。許多通訊產品開發商在越來越多連接中採用十億位元乙太網(GigE)。這些連接不再僅僅用於傳輸資料負載，而是普遍地用於傳輸控制、管理、狀態訊號等。通常，這些增長的Gbit/s乙太網介面將以匯聚或複用方式成為10G乙太網。傳統的中階FPGA可以支援這些1Gbit/s至10Gbit/s的速率，但需要串列收發器來實施1G SGMII介面和10G10BASE-R或10BASE-KR。而更理想的元件是可以利用通用的I/O管腳來支援SGMII，如圖2所示。
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| 圖2 在GPIO中實施SGMII的FPGA |
傳統中階FPGA並不擁有這種特徵，因此，必須使用串列收發器。除非使用非常昂貴的更高密度FPGA，否則這些串列收發器介面通常數量較少，而顯得尤其寶貴。
設計人員通常並不需要非常多的FPGA邏輯資源，但是，由於他們需要額外的串列收發器，因此被迫選擇這類昂貴的大型元件。此外，這些大型元件要求採用更大的封裝尺寸。這些現有解決方案增加了功耗和成本，與OPEX需求相悖。現已有業者推出相關解決方案，如美高森美(Microsemi)推出新型PolarFire FPGA提供功耗最佳化的中等密度，應對眾多GigE和10GigE連接的要求。該系列從100K LE至500K LE，具有8至24個12.7Gbit/s收發器，支援1Gbit/s至10Gbit/s乙太網。該元件的優點就是在1.25Gbit/s的高速LVDS I/O內整合了時鐘和資料恢復(CDR)電路，使元件能夠在一些特定的GPIO引腳上支援SGMII介面。現在，在1G和10G乙太網混合應用中使用Polarfire，可以靈活的選擇使用收發器或具有CDR的GPIO引腳來支援這些介面，如表1所述。
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| 表1 GPIO中具有CDR的PolarFire FPGA系列 |
這樣工程師就不必再為了增加串列收發器而選擇封裝更大的元件。新型FPGA使他們可以選擇更小的封裝。這些GPIO CDR的功耗也比收發器低，降低了多個GigE連接應用的總功耗，有利於降低CAPEX/OPEX。
在通訊應用中降低功耗的需求日益迫切。在功耗預算中，FPGA通常占了不小的部份。FPGA功耗的兩個最大決定因素是靜態功耗和串列收發器功耗。
在SRAM FPGA中，靜態功耗達總功耗的一半。這是因為這些元件已經使用很高級的製程，電晶體尺寸的變小也使得靜態功耗成為總功耗的主要組成部分。相反，新型FPGA使用的是非揮發性製程，使得其靜態功耗僅僅相當於SRAM元件的大約1/10。另外功耗占比較大的是串列收發器。對於中等密度SRAM FPGA來說，通常每個10Gbit/s介面功耗為160mW至200mW。此外，新型FPGA還能夠在GPIO中實現SGMII。當採用這種介面時，每個1Gbit/s介面的功耗通常小於30mW。
為了滿足乙太網通訊的新需求，工程師必須尋找新的解決方案。現在，中等密度FPGA可以最妥善地應對1Gbit/s和10Gbit/s乙太網應用。不管這些應用是無線AP、SFP、閘道、路由器或其他設備，設計人員都不必再為了應對必需的要求而被迫犧牲成本和功率效率。
(本文作者為美高森美SoC/FPGA產品總監)