Sensor Fusion蔚為風潮　智慧感測器整合技術當紅

以現行智慧型手機的零組件來看(圖1)，大部分感測晶片的關鍵技術仍掌握在國外的整合元件製造(Integrated Design Manufacturer, IDM)大廠，例如意法半導體(STMicroelectronics)、博世(Bosch)、恩智浦(NXP)等公司，我們可以從Yole所公布的2015年度微機電(Microelectromechanical Systems, MEMS)製造商營收統計來看(圖2)[1]，全球排名前10的公司絕大部分都為IDM廠，包含設計與製造的垂直整合模式，其製造出的感測晶片具有製程獨特性與專利保護宣告，因此造成新進公司在類似架構做法有限制性，在設計與製造的時程上亦難以相匹敵。 

圖1 智慧型手機(iPhone 7 Plus)內部的感測晶片布局圖

資料來源：IFIXIT、SITRI

圖2 全球MEMS製造商年度排名(2015)

資料來源：Yole Developpement

感測晶片發展CMOS MEMS製程整合平台

隨著消費性電子對於感測訊號需求的增加，不同感測原理與製造方法的感測器要如何將多感測晶片整合在越來越輕薄的手機內，也是各公司技術發展所努力的目標。以前述的IDM廠來說，由於絕大部分的感測元件都採用多晶片(Multi-chips)堆疊整合的方式(圖3)，意即將感測器的晶片採用獨有的微機電製程進行製作與封裝，再利用堆疊封裝的方式與電路晶片進行第二次甚至第三次的封裝與打線(Wire Bonding)的整合。 

圖3 多晶片模組堆疊封裝之三軸加速度器感測晶片ST-LIS344ALH(analyzed by Chipworks)

這種做法的優點在於，微機電晶片的微結構可採用單(複)晶矽的製程來製造，並且因為不涉及金氧半導體(Complementary Metal-oxide-semiconductor, CMOS)電路製程，因此可在製程後段進行高溫回火的程序以修復結構應力的缺陷，達到最佳品質的微機電結構。 

然而這種作法在後段的封裝步驟較為繁瑣，也耗費較多的銲墊(Pad)面積與晶片成本來進行晶片訊號的連接。除此之外，不同的IDM在微機電元件的製造上皆有其獨特的設計，若IDM在尋求第三方公司進行代工協助量產的時候，代工廠面對處理不同IDM的產品也需耗費更多的工程去調整製程上的差異性。 

CMOS MEMS的作法可回溯至1967年，西屋(Westinghouse)實驗室發表了以CMOS MEMS製程製作的懸浮式閘極電晶體[2]，作為可調式帶通濾波器的應用，相較在晶片上製作傳統的被動元件可大幅地節省晶片面積。CMOS MEMS製程的優點在於CMOS MEMS可將微感測器或致動器、感測電路、及控制電路等整合在單一晶片上，達到機電整合及體積微小化目的，並大幅降低生產成本。 

亞德諾半導體(Analog Devices)於1993年便利用CMOS的平台搭配MEMS的製程製作出第一顆商業用的微加速度器整合單晶片(ADXL-50)(圖4)[3]，除此之外，Berkeley University亦發表利用後段沉積Poly-SiGe與CMOS整合製作的共振器[4]，Carnegie Mellon University也陸續發表採用CMOS MEMS製程製作麥克風[5]與加速度計單晶片[6]等，並成立了全球第一家CMOS MEMS麥克風公司(Akustica)[7](2009年被Bosch併購)。 

圖4 ADI所製作的ADXL 50微加速度器整合型單晶片

台灣素來以綠色矽島聞名，尤其具備不少頂尖的半導體晶圓製造代工廠，而其中最重要的製程即是CMOS標準化製程，CMOS製程是電子電路標準化的製程平台，主要是在矽基板上製作不同線寬世代的電晶體製程，並搭配鋁(銅)金屬與二氧化矽氧化層作為電路與系統的連接。因此，利用CMOS平台作為感測器的整合，一直是台灣最具市場優勢的特點。 

國家實驗研究院國家晶片系統設計中心於2002完成首次平台建置並提供國內產研界標準的CMOS MEMS製作設計平台，至今已超過10餘年經驗，從2002年以6吋0.35μm 2P4M CMOS平台為基礎，到2017年提供與聯電(UMC)合作發展的以8吋晶圓為前段的0.18μm 1P6M混訊/射頻CMOS平台，已經為台灣的產學界培訓許多種子工程師，並協助學術及研究單位製作超過千餘顆的感測致動整合型晶片(圖5)。 

圖5 國研院國家晶片系統設計中心CMOSMEMS歷年設計數量

除此之外，晶片中心也與台灣的晶圓廠與封測廠共同合作進行單晶片製作的技術開發，除了發展CMOS MEMS三軸加速度計單晶片，同時也進行切割(Dicing)與晶圓級(Wafer-level)封裝的解決方案，近年來陸續與廠商合作以玻璃(Glass)或矽晶圓為上蓋的晶圓級低溫封裝測試驗證(圖6)，其特色在於封裝的溫度須低於攝氏300度，避免造成CMOS複合多層結構因為高溫的變異造成結構應力的形變。 

圖6 三軸加速度器整合單晶片晶粒(a)經雷射切割(未封裝)；(b)經玻璃或矽晶片上蓋封裝後再行切割

採用CMOS MEMS作為智慧型多感測整合單晶片的優點在於，現今的CMOS製程早已超越摩爾定律(More than Moore)，除了傳統的電子電路，也發展出包含感測致動器、射頻類比電路、高壓製程、生醫晶片、被動元件等整合元件，讓許多傳統要系統上採用多顆獨立晶片才能達成的事情，可以在同一個製程平台內就完成製造上的整合。 

如前所述，晶片中心與聯電也於2015年IEEE國際傳感器會議(Transducers)發表一篇整合BCD(Bipolar-CMOS-DMOS)製程與微機電後製程的BCD MEMS時脈振盪器[8](圖7)，由於電容式指叉振盪器在驅動元件作振動時需要一較大的直流電壓作為靜電驅動力，因此內建BCD製程內功率電晶體的升壓電路，便可讓1.8V的外部注入電壓在晶片內部提升到60V的操作電壓。這種泛CMOS製程的高度整合，可節省外部的升壓晶片的數量，隨著系統的複雜度提升，甚至也可能影響載板在多感測晶片上的配置數量。 

圖7 BCD MEMS時脈共振器暨升壓電路整合單晶片

整合晶片封裝技術與考量 

隨著物聯網對於感測器需求的增加，對於多重晶片模組、3D(Three-dimension)IC、晶圓接合與矽穿孔(Through Silicon Via, TSV)技術的整合與開發也日益精進，近年來更發展出高階的整合型扇出封裝技術(Integrated Fan-Out, InFO)以提升系統傳輸頻寬與效能。 

因此，在前端製程若可搭配整合型CMOS MEMS的製造方法，將能讓產品成本更具優勢。以近幾年在單晶片慣性感測器發展較積極的mCube為例[9]，採用的製程方法有別於傳統多晶片封裝堆疊打線接合的方式，而是先利用矽晶圓的接合技術將單晶矽結構層與電路的CMOS晶圓表面直接接合，之後再蝕刻單晶矽的結構間隙來釋放懸浮的微結構，而感測訊號的接線則是採用TSV的方式直接在結構周圍作整合，如此僅需要一次的上蓋封裝就能將元件與電路整合完成。 

該製程最大的優點在於，隨著TSV製程能力演進，通常只需要約3μm直徑大小的尺寸就能進行TSV的連線，與全部利用銲墊打線連結組裝的方式相比，所需銲墊面積縮減為原本的25%，大幅縮減晶片的使用面積與成本。另外，早期單晶片整合感測器的製程，由於結構與電路的良率較低，因此無法有製程整合上的成本優勢，然而，當單晶片整體的製程良率達到約83%的時候，則感測單晶片的成本效應就開始超越多晶片組裝的製造方式[9]，達成可應用在商業化大量製造的價值。 

除了感測器，利用CMOS MEMS單晶片整合的技術也應用到商用的MEMS振盪器上，其中以Silicon Labs的MEMS振盪器為例，主要是控制溫度在大約400℃將複晶矽鍺(Silicon-Germanium)層沉積在標準的CMOS晶圓上作為MEMS的微結構，由於直接沉積的關係，可搭配插栓(Plug)與低電阻介面直接與開窗的CMOS電路區域作電性連結，而結構厚度約為2∼4μm，並可形成出平面(Out-of-plane)與共平面(In-plane)的致動器行為。 

該整合單晶片最後利用一次晶圓級上蓋共金接合(Eutectic Bonding)以完成高真空度的封裝，真空封裝的目的在於可減少腔室內的空氣阻尼效應，達成具備高品質因子(Q Factor)特性的MEMS結構共振體。微機電共振器、振盪器由於具備高Q值特性，近幾年發展迅速，藉由半導體大量製造的技術，可將元件微影製造至幾個微米(甚至奈米)等級，應用在振盪迴路系統上可操作的頻率更可從數十kHz到數十GHz的範圍。 

目前在商業應用上，微機電的振盪器仍大多以獨立元件在系統板上提供頻率參考源，倘若這些微機電技術可直接相容在標準CMOS的製程平台內，不同頻段與架構的微機電振盪器將可建置成相容CMOS的機械元件智財(Intellectual Property, IP)單元。 

不論哪一種電路產品需要的頻率訊號皆可直接製造對應的IP元件與電路系統整合，那麼筆者可大膽預估目前市場上積體電路的營運方式又將大幅改變，或許以後的微控制器(Microcontroller Unit, MCU)或者類比通訊電路上常用的鎖相迴路電路(Phase-locked Loops)等都能在單晶片裡直接內建一顆準確的參考振盪器晶片，而不需要機板上的外部石英振盪器(Quartz Oscillator)了。 

近幾年微機電振盪器的指標業者，陸續進行了公司的併購與跨領域技術的整合，例如日本無晶圓廠設計公司MegaChips併購了美國的SiTime，MCU與類比晶片公司Microchip併購Micrel(先併購Discera)，其中除了看重在物聯網的行動裝置運算整合的能力，也包含穿戴式感測器的感測中樞(Sensor Hub)的技術整合能力。 

感測中樞與多工晶片應用發展趨勢 

Sensor Hub是未來物聯網的重要發展技術指標，在發展上從感測訊號的擷取、訊號分析轉換、資料的計算處理、無線通訊等若可完整串聯，便可大量製造並布建便宜的感測器節點，並利用資料中繼站的概念進行部點資料的蒐集與運算，在系統端再藉由無線訊號收集進行行為分析與接續指令動作。 

然而，上述架構因為嵌入式系統處理器的效能問題並無法有效地對大量感測訊號進行運算，若在Sensor Hub端配置一些較低位元的MCU輔助系統的運算，可有效地簡化感測器與嵌入式系統端的介面複雜度與運算量，進一步節省電力並提升效能。 

因此，例如ST提出可整合包含搭配加速度器、陀螺儀、磁力計、壓力計、近距感應器(Proximity)、環境光感器(Ambient Light)、麥克風(Microphone)等的Sensor Hub，運算可採用ARM Cortex M0+或至M4版本MCU，溝通介面採用I2C或SPI方式，由於是不同製程製造的感測單元，因此唯有採用系統級封裝(System in Package, SiP)的方法將各模組組合成多重感測模組單元。 

圖8為ST旗下的九軸感測模組(iNEMO-M1)[10]，該模組利用表面貼銲(Surface-Mount)的技術整合了三軸磁力計、三軸加速度計、三軸陀螺儀及32位元ARM Cortex M3的MCU與電壓調節器等，該產品已廣泛應用在平板與消費性電子產品內，其他諸如Bosch、Atmel(為Microchip併購)、Freescale(隨NXP併入Qualcomm)、TI等也發展類似產品，甚至進一步包含射頻通訊整合的功能。試想，若這些為數眾多的獨立感測器元件與模組，能藉由高階的整合製造在MCU的電路週邊，則可大幅減輕模組的尺寸與封裝上的複雜性，也有助於設計製造廠商推展自己開發的感測IP晶片技術，這也是整合單晶片感測系統的重要市場價值。 

目前，國研院晶片中心也積極地與國內的晶圓廠合作，嘗試將ARM Cortex M3的MCU與慣性感測器進行CMOS MEMS整合製作，透過在同一片晶圓上的直接整合，可縮小元件與整體控制晶片的尺寸，除此之外，感測器輸出端的訊號漂移需進行校正補償的動作，也能藉由MCU中建置的快閃記憶體(Flash)進行校正寫入修正的動作，可達到較佳的訊號穩定性。 

圖8 ST九軸感測器模組(iNEMO-M1)採用表面貼銲技術整合

半導體技術從最早期小量製造電晶體時代，到後來不斷擴大晶圓尺寸，利用大量製造技術並建立起包含元件資料庫的製程平台架構，進一步衍生出專職提供特定電路智財的技術庫/公司，這些技術的發展無非都是因為CMOS製程上的相容性，筆者認為在未來若能有效地在製造工程上解決CMOS製程製作微機械結構上的殘餘應力(Residual Stress)與溫度特性飄移的問題，並且達成晶圓級不同壓力的低溫封裝技術，那麼在單晶積體電路內選擇性製作搭配感測器與致動器的技術將可期待。 

雖然如此，單晶片的技術並非真正將所有泛CMOS晶片製程都涵蓋到單一製程平台內，整合的範圍還是須針對後段封裝及製程整合成本作考量。例如以感測致動晶片來說，加速度感測器應用在一般振動訊號量測，為了反應速度的要求，通常不會降低封裝的壓力以避免感測質量塊發生過衝或振盪現象發生。 

相反的，在MEMS振盪器則會採用真空封裝，以避免腔內空氣對振動元件造成阻尼效應進而影響元件的品質因子。所以上述兩種感測致動器即使在前端的製造上可以共同製作在單一平台基板上，但考量封裝的步驟複雜性、良率及成本，就可能避免整合在同一片晶圓級封裝內成為單晶片。 

圖9 異質晶片整合系統概念圖

圖9為利用3D系統封裝進行異質系統整合的概念圖[11]，裡面除了微機電感測致動元件，也利用3D封裝技術整合了光通訊元件模組、溫度控制模組、或採用堆疊架構節省橫向面積使用的高Q元件等，部分單元模組目前也進行單晶化的整合，例如矽光子(Silicon Photonics)技術的整合可讓矽晶片配合光脈衝直接在矽基板製程內以極高的速率進行大量的資料傳遞，突破傳統的網路互連技術限制。因此，未來在個別發展的IP區塊屬性或單晶片模組的概念作整合，將可達成更佳的晶片整合功能與應用。 

(作者任職於國家實驗研究院國家晶片系統設計中心)