隨著高速資料處理、傳輸、以及儲存等應用從高階電腦與長途同步光纖網路(SONET)，轉移至可攜式電腦與乙太區域網路(LAN)通訊等領域，半導體解決方案須擴增更多的價格競爭力，並滿足日趨嚴苛的效能要求。
隨著高速資料處理、傳輸、以及儲存等應用從高階電腦與長途同步光纖網路(SONET)，轉移至可攜式電腦與乙太區域網路(LAN)通訊等領域，半導體解決方案須擴增更多的價格競爭力，並滿足日趨嚴苛的效能要求。現今支援高速資料傳輸(通常速度大於2.5Gbits/s)的積體電路(IC)，包括從支援資料多工1 系統以及低於200組總輸出/輸入(I/O)連線(訊號+功率+接地連線)的系統，一直到支援超過2000組I/O連線的高速實體層交換網路裝置。在頻譜的每一端，基板互連線路的電磁特性都會影響整套產品的效能。當矽元件研發業者追求最低廉、最小的產品體積以及最可靠的封裝時，電磁效應的幅度持續擴大及設計就越顯重要。
高速訊號傳輸的半導體元件以往都採用小體積、低I/O數、land grid arrays(LGA)封裝以及低損耗的陶瓷基板。業者儘可能縮小線路距離，或是替換為焊錫凸塊互連技術，以降低晶片封裝的互連電感。陶瓷基板架構允許其他的電路層(5、10、20、甚至更多)配合可能的訊號路由，及參考符合的電路層(plane)。
有機基板可配置10層電路層，但一般都僅包含4至6層。在過去，有機電介質屬性以及製程上的控制可能都不足以符合及保留產品訊號完整性的需求，在低於 Gbit/s等級的應用領域亦是如此。但發展至今，各種電介質材料與合成(composite)電介質材料開始出現在基板的應用，如圖1所示。此外，製程控制亦持續改進，讓業者能縮小立體互連結構的空間。但現今更重要的是日趨複雜的技術對晶片/封裝協同設計、原型方案建構以及模擬等方面所產生的影響。結合製程公差的縮短、精準的材料屬性量測以及更先進的設計技術，讓現有IC元件的效能能超越先前世代的元件，因為它們採用更具成本效益的有機封裝，並運用各種打線或覆晶技術。
為提升效能、成本以及執行速度等方面的競爭力，Agere Systems投入主流的量產型有機封裝的研發。市面上有許多種基板技術能支援高效能的設計。影響成本的主要因素包括全球的出貨量、體積、電路層數、線寬以及生產效率。圖2顯示4種基板技術，它們能支援高時脈、高效能的設計，運用打線或覆晶技術，圖中並顯示元件尺吋與其它因素和相對價格的關聯。基板技術包括：打線型4層BT樹脂(BT)基板內含機械鑽通的導孔(BT，打線)、4層BT樹脂基板，內含雷射穿通的blind/buried型導孔(BT，覆晶)、3-2-3增層式基板，在BT核心上覆有熱硬型環氧環脂層，內含雷射穿通的blind/buried型導孔(熱硬型環氧樹脂，覆晶)、以及全陶瓷 10層式基板，內含沖壓型導孔(陶瓷，覆晶)。基板的價格隨著尺吋的加大而增加，增加的幅度視先前所述的影響因素而定(電路層維持圖2所示的數量)。
圖2所示的相對價格是根據實際設計而定，並參考各種技術系統的報價。在採用有機基板時，設計方案的成本會降低，但若小心地設計仍可達到相近的效能。產品體積增加的原因通常是大量的I/O連線。當打線接觸點密度增加至大約1000以上時，空間陣列覆晶在晶片空間的使用上就較有效率。在這個門檻值以下，打線解決方案仍較具有成本效率。每種基板技術在支援高速設計時都有各自須克服的挑戰，且有些須在效能與密度上取得最佳的平衡點。成功建置出最佳效能、更可靠、最低成本的設計，須建立大規模的IC/封裝協同設計、封裝模擬與特性規劃、以及產品效能檢驗等機制。
隨著高速訊號傳輸的速度持續攀升，相關元件的速度、密度以及複雜亦不斷提升，IC設計業者亦面臨更嚴苛的挑戰，須透過互連與封裝技術維持IC訊號的完整性。以下簡單介紹透過支援高速資料傳輸(2.5至10 Gbits/s)的互連與封裝技術，解決訊號波型完整性所衍生的重要挑戰。我們亦將探討高速資料傳輸率與密集配線封裝所面對的特殊挑戰，以及接地與電壓供應相關的問題。
對於高速/高頻IC的封裝配線而言，所有電磁(EM)現象都會造成設計上的問題，這是因實體尺寸與運作頻率以及頻寬所造成的電子尺寸 (electrical dimensions)有直接關係。傳輸線效應、高頻增生損耗以及電磁干擾(EMI)都是常見的現象。此外，時脈頻率以及尖峰訊號的上升時間亦須加以考量，方能確保在所有頻帶上都能維持訊號的完整性。
以往在小體積、低I/O接腳數量的封裝內建置高速訊號，並不需特別進行阻抗匹配，主要因系統有較長的上升時間以及相對地較短的有效訊號通道。這些封裝為建置特定的散射參數，會特別量測與微調。隨著高速元件朝向更大且密度更高的封裝、以及更長的有效訊號通道(傳輸線架構)發展，阻抗匹配就愈來愈重要。阻抗目標以及IC與封裝之間的訊號模式(單端、差動對、共面等)通常在IC封裝協同設計階段就會進行協調設計。達到特定阻抗目標的解決方案有一定的共通性，故針對特定IC/封裝互連的設計須根據各種基板變數的最佳化據數進行選擇。包括線路層的數量、疊覆拓撲、電介質材料屬性與頻率的變化量; 以及包括線寬、空間、以及電路層厚度在內的生產變數。
除了各種傳輸線效應外，在設計過程中亦需考量高頻損耗。在封裝設計的複雜環境中，3D立體拓撲的所有因素都會對高速訊號的電荷特性產生影響。如先前所述，初期(特性)阻抗匹配有助於降低每一層中格式線的反射(reflection)。由於任何實體不連續狀況都會造成反射(可能是多重反射)，因此整個訊號通道中的不連續狀況都須加以控制或減少。包括像接線點、覆晶配線、導孔、電路接點、避孔繞線、多層電路拓樸、以及材料等架構因素所造成的影響，都須加以瞭解與控制，才能確保元件的效能。封裝中元件的傳輸線/散佈效應與上升時間(或頻率領域中的頻寬)有直接關連。因此元件須根據上升時間妥善地設計與規劃特性。
傳輸損耗是高速IC封裝設計的另一項重要課題。傳輸損耗有兩大類：肌膚效應損耗與電介質損耗。肌膚效應與頻率的平方根成正比，且會提高導體與對外界的耗散。肌膚效應會影響高頻狀態的損耗，造成訊號波幅的衰減。頻率與電介質之間的相依性，讓材料在高頻環境下產生電介質漏電，造成基板層材質的損耗。因此，業者的目標是具備低損耗的電介質。透過模擬或量測插入損耗，即可將這些效應予以量化。
隨著系統的交換速度持續增加，電磁幅射就成為一項嚴重的問題且會造成EMI電磁干擾。雖然EMI會隨著串音而增加，但EMI與串音的機制卻有極大的差異。 Gigahertz等級速度的環境所衍生的幅射，會讓電路之間、晶片與單系統之間、或是系統之間因訊號線與電源/接地面/電路產生雜訊，造成效能降低。像封裝這類的複雜架構，我們很難預測其幅射量，故須事先進行詳細的設計。
為支援愈來愈多的高速訊號(約200組差動配對)以及總IO數量(約2000)，促使IC與封裝朝向更緊密的線距(通常是交錯式接點的兩至三倍)、更長的線路或更細的凸塊間距發展，以配合外圍與核心訊號。先前我們曾討論運用體積較大的封裝以及加長電路長度所造成的影響。對於打線封裝而言，縮小線距會讓耦合或串音現象更為嚴重，而較長的電路會大幅增加訊號通道的電感。這些現象與研發高速訊號的設計法則相衝突。運用覆晶封裝能解決部份問題，但亦會衍生出不同的考量因素。運用焊接凸塊在降低電感的能力雖優於打線，但訊號在高密度的複雜線路上傳出基板上的晶片時，卻可能再次產生電感、反射損耗、以及垂直耦合。欲避開壅塞的凸塊區域，訊號可利用一系列的狹窄線路穿過外部凸塊再繞出晶片。這些狹窄的線路在搭配凸塊、pad以及導孔後，可能對封裝焊線造成類似的寄生電感。
另一種替代方法是將部份訊號透過導孔直接導致相對應的基板配線層。這種作法需要一系列的堆疊導孔，且在堆疊中的每個導孔有可能產生許多訊號不連續(與反射)。導孔的pitch遠大於凸塊pitch，但導孔本身的體積就較大，且增加導孔的密度可能衍生出垂直或導孔耦合，這些因素須納入考量。增加導孔密度亦會造成電源層與接地層的間隙孔(clearance hole)數量增加。阻抗與寄生效應的改變，以及對訊號繞過通孔的影響亦須納入考量。當這些配線限制因素套用在大量的高速訊號後，最後的結果就是全面降低封裝內電路的密度。
由於封裝密度隨著IC尺吋持續縮小、更多的雜訊隔離、以及同時有更多的I/O交換，使得封裝的功率配置逐漸和晶片的功率配置一樣重要。電源/接地的配置須妥善設計與最佳化，以控制流阻落差(IR drop)與觸地反射(ground bounce)。不同電源須小心設計分割配置，以便讓晶片到機板以及晶片到封裝面的所有重要電源/接地電路的阻抗與電感都能達到最佳化狀態。為了檢驗設計內容，使得靜態與動態IR落差的分析、以及針對因電源/接地配置所造成的暫時電感進行同步切換雜訊(SSN)的分析，這些都逐漸成為IC封裝設計的必要步驟。去耦合電容被應用在愈來愈多的元件，用來改進電源/接地訊號的完整性，配合模擬與屬性規劃的需求。
在過去12個月，IC/封裝協同設計的觀念逐漸在半導體廠商之間推廣。隨著密度、複雜度以及運作頻率或產品的資料傳輸率持續增長，更多的限制亦開始套用至 IC與封裝上，相對地亦讓業者能輕易在各種因素之間進行取捨，並進行最佳化設計。各種IC與封裝設計技術持續演進，IC與封裝設計流程須加以合併，在任何專案設計時程表中，規劃協同設計的檢查點(milestone)，並定期進行檢視。凍結晶粒pad/凸塊配置以及基板焊球是重要的檢查點，讓廠商能調整現有基板採購間隔配合各種先進設計，並避免對產品的供應時程產生負面影響。
在協同設計階段中，最終IC與產品的需求被轉換成互連與封裝效能的目標。各種IC的匯流排運用不同的驅動器尺吋、速度與電壓支援的需求，故電路元件定位與接合點/凸塊位置在決定時必須考量封裝的設計。基板技術、電路層堆疊、關鍵訊號的線路配置、差動訊號對的處理以及電源面的切分，都須在設計初期進行協調，讓IC與封裝的設計能同時進行。真正的協同設計模式不僅只是一套結合的流程或方式；它更代表一種文化，在各種因素之間取得平衡點，讓最終封裝產品的成本與效能達到最佳化的目標。
在IC/封裝協同設計階段，部分電子封裝設計參數，例如像特性阻抗、時間延遲以及電源層電感，都須在產品設計初期就加以考量。其它重要的訊號完整性雖無法精準地量測，但在完成第一次檢驗設計、3D線路配置以及關鍵或高速訊號已在部份封裝區域中完成時，就能檢驗出訊號的完整性。這些參數可分為兩類：頻率領域與時間領域。在頻率領域中包括回復損耗、插入損耗、以及訊號的串音，通常以散射參數、IR落差以及電源與接地層量出的電感作為代表。
在時間領域中，包括回鈴、信號的過高或過低、延遲、串音、傳導時間、傳導時間扭曲、訊號抖動、位元錯誤率(BER)、訊號的符元間干擾(ISI)以及因同步訊號切換時的電源分配所造成的SSN。封裝設計的頻率與時間領域效應都須妥善規劃，方能確保機板上IC訊號的完整性。
為妥善規劃封裝線路的效能，Agere Systems運用一套特性規劃流程，內部整合兩種模式：電磁(EM)模擬與封裝量測。這套技術針對每個模擬步驟圖3設計一套對等的量測步驟，在任何特性規劃階段都能針對頻率或時間領域進行比較與修正。在模擬方法上，廣泛運用各種商業化工具擷取出各種複雜封裝架構的寄性參數。在不同的應用中，將準靜態或全波解決方案套用在整個封裝、特定區域、或針對關鍵的電路。此外，從EM解決方案擷取出對等電路，供後續的電路模擬使用，尤其是時間領域的分析。
在量測技術方面，通常運用各種測試治具進行量測。業者須小心運用各種去嵌入技術，擷取出測試治具的各種效應。
向量網路分析可以用來量測測試的元件以及測試治具的散射參數，並從最初的測試結果中擷取出實驗電路模型。時間領域的反射計可用來作為替代方案。模擬與量測的結果可針對可用封裝的需求或產業規格進行比對。當這套技術中的所有方案都進行校正與修正之後，就能以最少的風險、成本、以及設計時間，利用任何方案的組合模擬產品的效能。
在IC/封裝協同設計的過程中，IC與產品需求被轉換成封裝的設計目標。高階產品的各種因素取得最佳的平衡(例如高速效能與訊號密度)，並確定產品架構、接線點/凸塊位置以及凸塊配置圖。在封裝模擬與特性規劃階段，會評估封裝的效能與各項產品目標，並在系統層級模擬中改進各種寄生效應。IC與封裝設計以及特性規劃流程最後透過產品與系統層級的效能檢驗，作為最終評測成功的指標。最終元件產品(或封裝測試晶片)的模擬與測試，能為最終顧客提供效能的展示，亦為協同設計以及特性規劃流程提供回饋。如圖4與圖5中的眼圖。圖4顯示模擬一組高速(3.125 Gbits Serdes)訊號從IC傳送至封裝與40公分的背板。圖5顯示IC、封裝、以及測試機板的相關量測數據。在比對這些數據後，顯示各數據間有極高的關連性 (眼圖在320mV處開口，量測到的幅度為326mV)。
將IC與封裝模擬及特性規劃結合成一套元件或系統模擬流程，對於最終產品的成功與否扮演關鍵的因素。除了讓顧客能在其系統軟體中精準地模擬一或更多套產品外，它亦能封閉端至端設計流程的迴路。當產品模擬流程被建立並檢驗後(尤其是產品含有多組高速訊號)，就可以決定不同IC與封裝模式的效果、設計方法、以及各種因素的平衡點。各種最初效能目標(阻抗匹配、回復/插入損耗、雜訊、以及時序預算)都可檢驗其可行性，以便持續改進端至端的協同設計以及開發成本最低、效能最佳的產品。