PCIe在日常生活中無所不在，常見應用於顯示卡、電腦主機板、儲存類記憶體與無線網卡等消費性電子產品。有趣的是，從PCIe 3.0到4.0，更替時間長達7年，然而近來隨著資料中心與人工智慧快速發展，PCIe介面需求也居高不下，因此PCIe介面快速發展，運算能力一代比一代加強。
目前PCIe 5.0已趨於成熟，PCIe 6.0則仍有一些標準尚在討論中(如CEM、PHY)，同時PCI-SIG也持續推進PCIe 7.0標準。
談完PCIe近期更新，接下來將分享PCIe 6.0技術的推進、一致性測試與運算能力。
從PCIe 1.0到PCIe 6.0a
PCIe(Peripheral Component Interconnect Express)是高速序列電腦匯流排標準，取代了原來的PCI，目前該標準由PCI Special Interest Group(PCI-SIG)負責制定和推廣，自從2003年推出1.0版本，至今不斷進化，2021發布了PCIe 6.0標準，傳輸能力從原本的2.5GT/s進化至64GT/s(圖1)。
圖1 PCIe傳輸頻寬變化
資料來源：PCI-SIG
從圖1、圖2可以得知PCIe介面速率幾乎每一代都翻倍成長，各個技術都在尋求「如何在傳輸頻寬不變的情況下實現速率翻倍」，PCIe 6.0也不例外。PCIe 6.0與前幾代標準相比，最大的變化就是訊號的編碼方式。PCIe 6.0以PAM4模式來進行傳輸，以下簡單比較NRZ和PAM4訊號的區別。
圖2 PCIe傳輸容量變化 資料來源：PCI-SIG
不同於NRZ編碼PCIe 6.0採用PAM4編碼方式
PCIe 1.0至PCIe 5.0皆採用NRZ(Non-Return-to-Zero)編碼方式，NRZ是一種不歸零的二進位訊號編碼模式；PCIe 6.0為了提升傳輸速率並未沿用NRZ編碼，而選擇採用PAM4(Pulse Amplitude Modulation 4-levels)編碼，PAM4是一種四階脈衝振幅調變的編碼方式。NRZ只用0、1兩個電平來形成1個眼圖，而PAM4有0、1、2、3共4個電平，形成3個眼圖。
PAM4每個符號能攜帶2個bit的資訊，比NRZ每個符號只能攜帶1個bit的資訊，傳輸能力提高了一倍，請參考圖3。
圖3 NRZ vs PAM4：電平和眼圖
PAM4編碼還具有另一項優勢，就是即使傳輸速率達64GT/s，依然可以和PCIe 5.0的奈奎斯特頻率(Nyquist Frequency)保持一致，而通道IL從PCIe 5.0的36dB降至PCIe 6.0的32dB，從另一個角度來看，PAM4還有助於降低通道的損耗。從圖4還可以得知，PAM4的4個電平(Level 0,1,2,3)進行格雷編碼(Gray Coding)，4個電平對應的格雷編碼分別為00、01、11、10，格雷編碼要求相鄰符號，每次只能變化一位元，且首尾符號也只變化一位元，這樣的編碼方式可以有效改善誤碼率。
圖4 PAM4訊號的UI Level 資料來源：PCIe Base Spec Revision 6.0.1
PAM4訊號也定義了4個電平的直流平衡值，以滿足直流平衡設計需求。另外，雖然PCIe 6.0採用PAM4編碼，但依舊向下兼容舊有版本的所有速率。
PCIe 6.0的特性與優勢
編碼方式的改變促使PCIe 6.0擁有更高的傳輸效率，但也因為PAM4有4個電平幅度，相較NRZ模式，每個眼睛(Eye)的幅度降低許多，訊號在傳輸過程中更容易產生突發誤碼。這樣的特性也替PCIe 6.0的訊號完整性帶來挑戰，要求更高的訊噪比，而眼高的降低也代表接收端需要具有更高的靈敏度。
在PCIe 5.0的NRZ時代，BER(Bit Error Rate)目標值要求為10-12。但在PCIe 6.0表徵誤碼率時，出現一個新的名詞FBER(First Bit Error Rate)，規範FBER要求小於10-6，此處的FBER並未將任何突發誤碼納入計算。
以往PAM4編碼時代，常會出現比較高的誤碼率而無法達到規範要求，因此PCIe 6.0引進前饋式錯誤更正機制(Forward Error Correction, FEC)。FEC機制讓訊號在發送端就加入額外特定的冗餘資訊，當傳輸發生錯誤時，FEC機制可以在接收端糾正錯誤以達到改善誤碼率的效果，另外，羽量級FEC還可以保持PCIe 6.0訊號傳輸的超低時間延遲。值得注意的是，FEC的糾錯能力有限，如果發生大量錯誤，FEC可能無法糾正。
PCIe 6.0還具有Flow Control Unit模式，且為固定資料包大小，相比之前版本的非Flit模式和編碼方式，PCIe 6.0要求強制使用Flit模式進行傳輸，編碼方式也改成1b/1b，這代表所傳輸的每一位元資訊都是有效碼，有別於以往8b/10b和128b/130b的傳統編碼(表1)。
PCIe 6.0在均衡方面，依然保持發送端使用FFE，接收端使用CTLE和DFE組合的架構，但由於前面提到的PAM41編碼格式，每個眼睛(Eye)的幅度降低，使得電平間的幅度間隔變得更近，因此可以看到PCIe 6.0的DFE從PCIe 5.0的3-Tap變成16-Tap，以補償PAM4更容易產生的碼間干擾問題。
PCIe 6.0自動化校正及測試方案
PCIe 6.0標準基本規範(Base Specification)目前已擬定完整，但Card Electromechanical(CEM)規範和PHY測試規範還是處於0.5版本的狀態。
GRL緊隨PCI-SIG協會的腳步，不僅可以提供包括PCIe 5.0和前幾代的測試服務與解決方案，也針對PCIe 6.0推出GRL-PCIE6-BASE-RXA自動化校正及測試解決方案(圖5)。
圖5 GRL-PCIE6-BASE-RXA自動化校準及測試解決方案
PCIe 6.0潛力無窮
本文介紹了PCIe 6.0的PAM4編碼方式及相關特性(FBER、FEC、Flow Control Unit)，相信PCIe 6.0將會為使用者帶來極致體驗，同時也會為生產、研發部門帶來不一樣的挑戰；依照過去的經驗，應該不久後就能陸續看到PCIe 6.0產品出現一致性測試需求。 GRL身為訊號完整性測試專家，除了能夠提供各種高速訊號如USB、DisplayPort、Thunderbolt、SD等技術的訊號測試與認證測試，也緊隨協會開發新標準的步伐，即時跟進新資訊。未來GRL也將跟上PCIe的高速發展，推出先進、全面的測試服務與測試解決方案，提供更好的一站式服務與技術諮詢體驗。
(本文由Granite River Labs提供)
(針對歷代PCI Express技術，如欲瞭解更多，請參考GRL PCI Express技術文章總覽、PCI Express Gen1/2/3/4 Overview，以及GRL PCI Express 6測試解決方案)