管理線路卡時脈訊號 藉數位控制能力滿足獨特需求

同步操作是SONET/SDH網路極為重要的部分，可透過多工方式有效率地將低速語音、資料和視訊流量加入高速訊號，還能簡化DS0和DS1等低速率訊號的塞入和取出過程，不須執行訊號解調就能將它們併入十億位元等級訊號。這些優點大幅降低SONET/SDH設備的成本和設計複雜性，卻也為SONET網路的時脈功能帶來更大負擔。  

SONET/SDH網路的所有裝置都會根據一個精準的時脈源同步操作，這個稱為Stratum1的參考時脈通常由全球衛星定位系統(Global Position System, GPS)時鐘訊號或原子鐘提供，它也是整個網路最精確和最主要的參考時脈。這個主要參考時脈會串接到同步網路的其他設備；隨著時脈訊號延著網路向下傳送，越後面的設備對於時脈的要求就越寬鬆。  

每個局端都有大樓綜合時脈供應裝置(Building Integrated Timing Supply, BITS)提供時脈給各種類型設備，包括長途交換機(Toll Switch)、塞取多工器(Add-drop Multiplexer)、數位交接器(Digital Cross-connects)、多重服務供應平台(Multiservice Provisioning Platform)、數位迴路載波設備(Digital-loop Carrier)以及DSLAM。由於時脈訊號極為重要，BITS會提供兩組參考時脈，其中主要時脈源稱為參考時脈A，輔助時脈源稱為參考時脈B。如果主要時脈源故障，SONET設備的時脈子系統就會在不中斷服務的情形下切換到輔助時脈源。  

SONET設備使用主要和輔助時脈參考電路板來接收和鎖定主要與輔助BITS時脈，這些時脈參考電路板會透過背板將系統參考時脈分配給每張線路卡(圖1)。傳輸線效應讓低頻時脈的分布比高頻時脈簡單，因此系統參考時脈頻率通常很低。OC-48和OC-192系統透過背板傳送的參考時脈通常包括8KHz、19.44MHz和77.76MHz等時脈。  

設計高速光通訊線路卡時，最大挑戰之一是如何在線路卡上管理這些參考時脈。鎖相迴路(PLL)會把背板傳來的低頻參考時脈轉換為較高的頻率，它們通常是線路速率的十六分之一或六十四分之一(圖2)。倍頻後的時脈除提供給2.5Gbps或10Gbps收發器傳送端的並串轉換器(Serializer)擔任參考時脈之外，還能做為背板的並串/串並轉換器(SerDes)，以及訊框器(Framer)、映射器(Mapper)，和協定處理器的參考時脈。  

這個鎖相迴路必須滿足某些獨特要求，包括無中斷切換(Hitless Switching)、時脈倍頻，和減少時脈抖動幅度(Jitter Attenuation)。  

無中斷切換降低時脈輸出相位變動  

線路卡的時脈電路負責決定那個時脈是線路卡的主要參考時脈，如果主要時脈故障，線路卡時脈電路就會切換到備援參考時脈。主要參考時脈和備援參考時脈之間的任何相位差都可能在鎖相迴路的輸出端造成相位暫態變動，而影響下游系統效能，例如造成位元錯誤率升高，或STS指標調整次數變多，因此SONET對時脈源切換過程(Clock Rearrangement)的時脈輸出相位變動率要求極為嚴格。SONET規定時脈輸出相位的峰對峰最大變動幅度必須小於GR-1244-CORE指定的最大時間間隔誤差(Maximum Time Interval Error, MTIE)。由於MTIE相容解決方案可以透過不同方法將輸出相位暫態減至最小，例如吸收兩個輸入時脈之間的相位差，或在時脈源切換過程設定輸出時脈相位，因此這種做法通常被稱為無中斷切換。  

此外，SONET還要求線路卡在所選擇的輸入時脈發生故障時，能透過手動和自動方式在輸入時脈和備援時脈之間進行切換。自動切換可以包含復原功能，此時系統會在主要時脈訊號故障時切換到輔助時脈，等到訊號恢復正常後再切換回主要時脈。自動切換也可以不包含復原功能，此時系統從主要時脈切換到輔助時脈後，就算主要時脈恢復正常也會繼續使用輔助時脈。  

許多廠商已開始提供模組層級解決方案，這些產品把無中斷切換、開關控制邏輯，以及採用壓控石英振盪器(VCXO)或壓控SAW振盪器(VCSO)的鎖相迴路整合在一起，使得輸出時脈達到SONET/SDH要求的訊號品質。  

倍頻電路轉換低/高頻參考時脈  

支援2.5Gbps或10Gbps線路速率的高速光通訊卡必須利用倍頻電路，將所選擇的低頻網路同步時脈倍頻轉換為高頻參考時脈，這些參考時脈可做為背板SerDes、訊框器和映射器的時脈訊號(圖3)。更重要的是，高頻參考時脈還能做為2.5Gbps或10Gbps收發器的傳輸路徑時脈，這類應用須將時脈的均方根值(RMS)抖動幅度減少至1微微秒(ps)以下。時脈倍頻電路傳統上是由包含VCXO或VCSO的離散式高效能鎖相迴路、相位偵測器，和迴路濾波器元件組成。從圖3可以看出這個時脈倍頻鎖相迴路是接在無中斷切換功能的後面。  

利用前向錯誤修正(FEC)擴大都會與核心SONET設備連線距離的做法日益普遍，這讓前述架構變得更複雜。FEC有時又稱為數位包覆功能(Digital Wrapper)，其要求已詳細列在ITU-T G.709標準。FEC或數位包覆功能可以提高傳輸位元率，增加幅度雖會隨著所用FEC技術不同而出現差異，但多數情形下都能達到7%。由於VCXO和VCSO的調整範圍極為狹窄(通常只有±100ppm)，所以需要不同頻率的VCXO或VCSO來產生所需的傳送參考時脈頻率。這種方法雖能支援多種不同的資料速率，卻會大幅增加電路板面積和零件成本。  

減少時脈抖動幅度  

時脈訊號的邊緣位置都會隨機變動，這種現象又稱為抖動(Jitter)(圖4)。從時域分析可看出，時脈抖動是理想時脈波形的邊緣出現隨機變動，它通常是以ps均方根值或峰對峰值做為測量單位。若從頻域來看，時脈抖動則是時脈頻率的隨機變動，其測量單位則是dBc/Hz。時脈抖動對2.5Gbps或10Gbps收發器的傳輸品質影響很大，因為收發器參考時脈的抖動會直接擴散到收發器輸出端的序列傳輸資料，這使得線路卡時脈倍頻器鎖相迴路的時脈抖動幅度成為它能否達到系統層級SONET訊號抖動幅度要求的關鍵。  

時脈倍頻器鎖相迴路的輸出訊號抖動幅度主要受到兩種雜訊來源的影響，它們分別是轉移參考雜訊(Transferred Reference Noise)和壓控振盪器雜訊。轉移參考雜訊是由鎖相迴路的抖動轉移特性(Jitter Transfer Characteristic)決定，其定義為特定抖動頻率下的輸出訊號抖動幅度與輸入訊號抖動幅度比值。抖動轉移是鎖相迴路濾波器頻寬的函數，它決定輸入時脈的抖動幅度會有多少傳到輸出時脈；相形之下，壓控振盪器雜訊則會影響鎖相迴路內部造成的訊號抖動幅度。除壓控振盪器外，鎖相迴路濾波器元件和電源供應器都可能產生雜訊。  

要選擇迴路濾波器頻寬讓時脈倍頻器的鎖相迴路達到SONET應用品質要求，就必須在時脈抖動的產生和轉移之間做出取捨。迴路濾波器的最佳頻寬會受到幾項因素影響，包括輸入時脈的品質、鎖相迴路壓控振盪器的訊號抖動幅度，和應用。鎖相迴路要降低訊號抖動幅度，首先應利用相位雜訊很小的壓控振盪器將抖動產生減至最少。如果線路卡參考時脈的抖動幅度很大，最好使用較小的鎖相迴路頻寬來減少參考時脈抖動，因為較小的迴路頻寬可以減少轉移至鎖相迴路輸出端的輸入訊號抖動。若線路卡的參考時脈很乾淨，鎖相迴路輸出的抖動幅度主要就由壓控振盪器雜訊決定，此時最好使用較大的鎖相迴路頻寬，因為壓控振盪器雜訊會隨著濾波頻寬增加而減少。  

以VCXO或VCSO技術為基礎的傳統離散式鎖相迴路，必須在鎖相迴路設計階段選擇外部迴路濾波器元件，由於這些元件會增加鎖相迴路雜訊，離散式鎖相迴路的電路設計和布局都必須非常謹慎。  

整合鎖相迴路和次微米CMOS製程  

IC設計人員最近開始利用高密度、高速CMOS技術發展需要大量數位訊號處理、同時提供高效能和捷頻(Frequency-agile)特性的時脈解決方案。鎖相迴路和次微米CMOS製程的整合可為無中斷切換、時脈倍頻和時脈抖動降低等應用提供數位控制能力。  

鎖相迴路的輸入時脈在兩個非同步時脈源之間進行切換時，輸出時脈相位經常會出現暫態變動，數位控制型無中斷切換幾乎能徹底消除這種現象。這種數位方法可以追蹤輸出時脈與每一個輸入時脈之間的相位關係，從主要時脈切換到輔助時脈時，鎖相迴路會減掉主要時脈與輔助時脈之間的相位差，避免輸出相位出現任何突然變動。這種數位方法可將時脈輸出相位步階減為±200ps，比MTIE的100ns最大步階要求減少好幾個數量級。  

整合式CMOS元件大幅簡化時脈倍頻電路設計，CMOS壓控振盪器提供±50,000ppm以上調整範圍，遠超過VCXO或VCSO的±100ppm調整範圍，由於調整範圍寬廣，一個基本參考頻率就能合成多種不同的整數和非整數時脈。透過這種設計方式，只要一顆時脈元件就能將高速時脈分配到2.5Gbps或10Gbps線路卡的背板SerDes、訊框器和映射器，以及收發器等元件。除此之外，晶片還能內建前向錯誤修正延展功能(FEC Scaling)，使它能直接支援G.709時脈延展，不須使用以VCXO或VCSO為基礎的鎖相迴路。捷頻CMOS元件解決方案能省下多顆VCXO或VCSO元件，進而減少零件數目和用料複雜性。  

整合元件解決方案能以數位方式控制鎖相迴路的迴路濾波器頻寬，這種控制可以調整輸入時脈抖動的濾波方式，讓系統在應用層級精密調整輸出時脈的抖動幅度。迴路濾波器還提供許多不同的頻寬設定值，這些豐富選項使得設計人員更容易在抖動幅度的產生和轉移之間取得平衡。這種方式可以設計出最多只會產生1.0ps均方根值(OC-48)和0.3ps均方根值(OC-192)抖動幅度的鎖相迴路，進而為2.5Gbps和10Gbps系統的抖動幅度預算留下更多空間，幫助它們更輕鬆達到系統層級的SONET抖動要求。此外，這種獨特的方法還能省下原本所需的外部迴路濾波器零件，使得鎖相迴路的設計和布局更簡單。  

正如圖5所示，以DSP為基礎的鎖相迴路可以大幅簡化多重服務線路卡的時脈架構，並取代傳送時脈路徑上的無中斷切換模組、抖動抑制電路以及採用FEC延展技術的鎖相迴路，同時繼續滿足線路端對於訊號抖動的要求。  

抖動幅度很小而可靠的CMOS元件解決方案出現後，2.5Gbps和10Gbps光通訊線路卡的時脈分布電路設計變得更簡單，除了簡化光通訊線路卡設計外，這些解決方案還能減少元件數量和線路卡零件用料，所需電路板面積也小於傳統解決方案。以DSP為基礎的鎖相迴路提供許多實際優點，現正獲得全球網路OEM廣泛採用。  

(本文作者為Silicon Laboratories產品經理)  

(詳細圖表請見新通訊60期2月號)