對處於嚴苛環境中的外部介面施予電流隔離，在安全性、功能性或是改善抗雜訊能力方面而言是必要的。此包括了針對工業量測與控制所需資料蒐集模組當中的類比前端，以及處理節點之間的數位介面。
在過去，高達數Mbit/s的頻寬已經足以應付轉換器介面或是工業電腦背板，讓光耦合器能夠進行像是串列週邊介面(SPI)或是RS-485通訊協定的隔離。數位隔離器已經改善了隔離介面的安全性、性能以及可靠度，並且提供整合式隔離與I/O。然而，工業4.0與物聯網(IoT)這類的趨勢需要以更高的速度與精密度進行更為普及的量測與控制，因而需要更廣大的頻寬。
電流隔離的需求也隨之激增，因為有更多利用物理域進行的數位互動需要避免馬達與電力系統、作業員、靜電放電、以及像是雷擊所造成之浪湧等外部因素所帶來的影響。精密的量測可能也需要與雜訊源—像是更為本地化的微型電力電路與高速數位處理等隔離。
低電壓差動訊號傳輸(LVDS)是一種在更高性能轉換器與高頻寬現場可編程閘陣列(FPGA)或是特定應用積體電路(ASIC)I/O中常用的高速介面。差動訊號傳輸具有對於外部電磁波干擾(EMI)(因為反相與同相訊號之間的交互耦合所致)的高抗擾能力，同時也相對應的可以將任何因為LVDS訊號傳輸所造成的EMI最小化。在LVDS介面上增加隔離可以提供一個能夠插入使用於高速與精密量測以及控制應用裝置之現有訊號鏈當中的透明解決方案。
支援高頻隔離 變壓/電容器離散式方案出擊
標準數位隔離器相較於光耦合器，能夠為轉換器與處理器介面的電流隔離維持更快速、耐用而且更為可靠的解析度。然而，用以支援高速或是精密轉換器的典型LVDS資料速率為數百Mbit/s，但最快速的標準數位隔離器能夠支援高達150Mbit/s。
為了要支援更高頻寬中的隔離，當前的系統設計者已經轉向客製化設計密集的解決方案，像是反序列化或是利用變壓器或電容器的離散式解決方案。
這些方案會增加成本與設計時間，以反序列化而言可能甚至需要外加一組簡單FPGA，卻只是為了要因應該功能而已。變壓器與電容器需要對LVDS訊號加以謹慎的訊號調節，此將會造成需要AC平衡編碼的應用裝置與指定資料速率的解決方案。進一步的解決方案是使用光纖通訊連結，但比較適用於數個Gigabit的需求，此乃是因為其成本與更高的複雜度所導致。圖1中所示為在高速下隔離選項的頻譜，以價值主張(依據設計與成本的強弱而定)相對於執行方案最大速度所繪製。
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| 圖1 隔離器實現方案的價值主張VS隔離器速度。 |
相較之下(如圖2所示)，已有業者推出相關解決方案，例如亞德諾(ADI)已經發表了一系列插入式LVDS隔離器家族：ADN4650/ADN4651/ADN4652，使用了針對高達600Mbit/s作業而加強的iCoupler技術。除了TIA/EIA-644-A LVDS相容I/O之外，其完整的隔離器訊號鏈是完全差動的，此將可以實現高抗擾能力以及低發射的解決方案。提供兩組隔離式LVDS通道，一組發射一組接收(ADN4651，或是反之亦然的ADN4652)或是兩組發射或接收(ADN4650)。內部的高速電路是以2.5V運作的(此可能不會以電力軌的形式出現在工業系統中)，因此提供了如圖3所示之內部的低壓差調整器(LDOs)，以便在即使是使用3.3V電源供電的情況下實現單一廣體小外型積體電路(SOIC)的解決方案。
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| 圖2 ADN4651 600 Mbps LVDS隔離器的方塊圖。 |
為了要保證這些LVDS隔離器能夠插入轉換器至處理器的介面當中，或是以高達600Mbit/s運作的處理器間連結，ADN465x家族有著具有超低抖動的精密時序。這點相當重要，因為在600Mbit/s下，單位間隔(UI，例如位元時間)只有1.6ns，因此任何邊緣上的抖動都仍然必須要對接收元件提供足夠的時間去對位元進行取樣。ADN465x系列的典型總抖動是70ps，或是在600Mbit/s下小於5% UI，假設位元誤差率為1×10-12。
用差動探針量測LVDS訊號實現抖動量化
檢視抖動的最基本方法就是以差動探針去量測LVDS訊號對，並且在上升緣與下降緣觸發，示波器設定在無限存留。此意味著高至低以及低至高的轉變期會相互疊加，進而實現交叉點的量測。交叉的寬度會與峰值對峰值抖動或是截至目前所測得時間間隔誤差(TIE)相關(相較於圖3中所示的眼圖與直方圖)。有一些抖動是因為隨機來源(像是熱量雜訊)所導致，而且此隨機抖動(RJ)意味著示波器上所看到的峰值對峰值抖動會受到運作時間的限制；直方圖中的尾巴會隨著運作時間的增加而升高。
相對的，確定性抖動(DJ)的來源是有界限的，像是因為脈衝扭曲所導致的抖動、資料速率相關抖動(DDJ)、以及碼際干擾(ISI)等。脈衝扭曲會因為高至低與低至高傳播延遲之間的差異而出現。此可以藉由像是處於0V的偏移交叉而予以視覺化，兩個邊緣是個別分開的(很容易透過圖3中直方圖內的分隔看出來)。DDJ會因為作業頻率中傳播延遲內的差異而出現，而ISI的出現則是因為前一轉變頻率對於目前轉變(邊緣時序在一連串的1秒或0秒vs. 1010圖樣之後通常會有所差異)的影響所造成的。
為了要完整地估算特定誤差率之下的總抖動(TJ@BER)，RJ與DJ可以依據由量測得來符合TIE分布的模型加以計算。此類模型的其中一種就是雙重Dirac模型—採用以雙重Dirac積分函數(對應於確定性抖動之兩組Dirac積分函數間的分隔)纏繞之高斯隨機分布的假設。對於具有明顯確定性抖動的TIE分布而言，該分布在視覺上會近似於此模型。有一項困難點是某些確定性抖動會對高斯元素帶來影響，亦即雙重Dirac可能低估確定性抖動以及高估隨機抖動。然而，兩者加以結合仍將可以實現在特定位元錯誤率下總抖動的精確估算。
RJ被指定為高斯分布模型中的單一Sigma Rms值，用以推斷更長的運作長度(低BERs)，我們只要簡單的選擇適當的多重Sigma，使其遠離分布的尾端(1×10-12位元誤差需要14 Sigma)即可。接著DJ會被加入，藉以提供TJ@BER的估算。對於單一訊號鏈中的多重元件，與其增加會導致高估抖動的多重TJ值，不如使用RJ值能夠以幾何方式加總以及DJ值能夠以代數方式加總，此將可以針對完整的訊號鏈獲得更為合理的完整TJ@BER估計。
RJ、DJ以及TJ@BER全都是分別針對ADN4651所指定的，依據多重單元之統計分析為基礎分別提供其最大值，藉以確保這些抖動值在電源供應、溫度與處理過程都能維持。
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| 圖3 ADN 4651的眼圖與直方圖 |
不同LVDS介面要如何仰賴精密資料轉變？
典型的接收器可以容許10％或是20％的抖動UI，因此舉例來說，利用ADN465x隔離外部LVDS埠將可以使工業電腦背板安全地在PLC與I/O模組間的纜線上延伸。
最大的纜線距離將會依據可容許資料速率、纜線建構以及連接器類型而定，但是在使用高速連接器與適當的雙絞屏蔽線的較低資料速率狀況下，像是200Mbit/s，數公尺的纜線長度是有可能實現的。
類比數位轉換器(ADC)介面通常會以LVDS使用訊號源同步資料發射。此意味著LVDS時脈會以一或是多資料位元串流的並聯方式在LVDS通道中發送。這將會由ADN4650的通道對通道以及元件對元件的扭曲所促成，其分別為300ps與500ps。這些扭曲值指定了在多重通道中高至低(或是低至高)傳播延遲間的最大差異，因為在統計學上對於所有的ADN4650元件在供電、溫度以及處理過程等方面是有所保證的。在對上升和下降時脈邊緣的資料以雙倍資料速率(DDR)進行時脈化時(就像某些轉換器會用來提高輸出頻寬一樣)，小於等於100ps的低脈衝扭曲是允許時脈同步化的。
ADC取樣時脈可能需要加以隔離，以便將使用外部時脈訊號源的類比前端成功地加以完全隔離。舉例來說，一組多重資料蒐集通道會同時予以時脈化。這將會為任何一種隔離器帶來挑戰，因為任何的時脈上的抖動都會直接增加到孔徑抖動當中，進而降低了量測的品質。一般對於時脈訊號源、使用於時脈分配的LVDS訊號鏈元件例如扇出緩衝器，通常都會將此抖動設定為附加相位抖動。此意味著輸入時脈的相位雜訊會以整合在相關範圍頻率中的差異(一般為12kHz至20MHz)與輸出時脈的相位雜訊比較其差異。
ADN465x家族基本上屬於具有整合式隔離的LVDS緩衝器，因此對於ADC取樣影響的分析而言，相同的觀點也是有用的。透過使用ADN465x時確保只有376fs的典型附加相位抖動，想要在增加電流隔離狀態下(特別是當增加隔離可能會將雜訊從處理器端的數位電路移除)維持原始量測品質是可能實現的。
在取樣時脈被隔離的狀態下，600Mbit/s的無誤差發射(與300MHz時脈同步化)以及完整的ADC性能與解析度已經透過在參考電路CN-0388中的AD7960—18位元、5MSPS、SAR ADC(如圖4中所示)加以驗證。既有的ADC評估平台採用能夠透明的隔離類比前端的插入器將其隔離在ADC電路板與高速SDP-H1評估平台之間。軟體沒有更動，而利用精密類比訊號源對資料手冊規格所進行的評估可以確認其具有與非隔離平台相同的性能。
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| 圖4 使用於AD 7960與SDP-H1的ADN 4651隔離電路 |
其他LVDS隔離方案
隔離式類比前端或是隔離式工業電腦背板是用來展示隔離LVDS相當有用的兩種應用範例，但是還有許多其它適合此技術的應用。送到平板顯示器的視訊訊號通常會使用LVDS訊號，而HDMI訊號的發送則使用類似的差動訊號發送共模邏輯(CML)。通常這些不需要隔離，但是對於某些像是醫療成像或是工業PC中的外部顯示埠的應用而言，電流隔離可以分別保護人體或是設備。
(本文作者任職於亞德諾)