JESD204B標準襄助　資料轉換器/FPGA輕鬆串連

市面上的JESD204B介面開發就是為了彌補這個漏洞，以支援高速轉換器日益增長的頻寬需求。做為第三代串列資料鏈接標準，該介面提供更高的最大通道速率(Maximum Lane Rate)，高達每通道12.5Gbit/s，同時支援確定性延遲時間(Deterministic Latency)和諧波資料框時脈(Harmonic Frame Clocking)，讓介面藉著運用高性能轉換器的優勢，輕易移動大量資料進行處理，而且這些高性能轉換器與開放市場的FPGA解決方案，既相容而且具可擴展性。

大多數的訊號處理系統，首要的定義方法是以類比或射頻(RF)頻率、動態範圍和取樣率來建立轉換器的選擇標準。然而，在搭配FPGA進行資料處理時，該轉換器數位介面的考量卻不可忽視。要為FPGA選擇合適的JESD204B轉換器並不難，只要了解JESD204B介面和記住幾個高階因素即可。

針對高速串列介面　FPGA轉串流資料為並列資料

一般情況下，設計人員會有疑問，究竟FPGA須要具備哪些功能，才能支援轉換器介面JESD204B所需的收發器線路速率？收發器是主要的高速資料埠，而且與功能無關，但附近如果有適合的韌體，就可以執行許多不同介面協定的數位支援，例如FPGA的收發器，可以做為一個並列到串列的傳送器，或一個串列到並列的接收器(圖1)，在FPGA內，收發器是一種高速串列介面，可傳送或接收資料並恢復內嵌的時脈。

圖1　FPGA收發器可以作為一個並列轉串列傳送器，或一個串列轉並列接收器。

對於高速串列介面像是JESD204B，FPGA收發器可以在系統中雙向的其中一向起作用，當提供的是資料下送功能(Downstream)時，是擷取一個由ADC送出的資料，FPGA就是做為串列資料的接收器。當其接收到資料時，收發器會將高速串列資料流轉換成並列資料框，在FPGA中用於進一步的資料下送處理，而將資料由串列轉換成並列格式之前，會需要做自動增益控制(AGC)、等化器(EQ)和時脈/資料恢復(CDR)。

當FPGA將資料輸出到DAC時，則會執行傳送功能，做為傳送器時，會將資料做成資料框，並以串列的方式由高速介面傳送出去。為達到最佳的傳輸完整性，稍後會討論到預先增強(Pre-emphasis)功能，會將訊號放大。

通常系統的類比取樣率或更新率將間接地決定新介面的FPGA收發器的線路速率。轉換器的時脈或編碼速率，將有一個鎖相迴路(PLL)倍頻因子，以達到JESD204B的位元率。轉換器的最大線路速率不一定是該系統的需求，而應該根據已知的乘法器規模來調整。

圖2　一個具有每秒250-M取樣數編碼時脈的單一16位元ADC，可以5 Gbit/ s的編碼時脈，將經過取樣的資料輸出到單一條JESD204B通道上。在此例中，JESD204B通道速率是編碼時脈頻率的20倍。

圖2顯示一個單一(M=1)16b(N=16)，具有每秒250M取樣數編碼時脈的ADC，可以5Gbit/s的編碼時脈，傳送到單一個JESD204B通道(L=1)，且該通道速率為編碼時脈頻率的二十倍。該計算包括8b/10b編碼的負擔，藉著使用轉換器在不同的，超過每秒250M取樣數的編碼時脈，輸出通道速率將以相同的二十倍乘法器放大或縮小。

延長訊號傳輸距離　FPGA結合預先增強技術

市面上新介面規格描述的標準，可滿足20公分傳輸線。在印刷電路板(PCB)上的走線，其材料的物理性能會在傳輸過程扮演衰減訊號的角色；然而，大多數的轉換器和FPGA會有主動訊號補償技術(Active Channel Compensation Techniques)，有助於改善該鏈接的性能。

轉換器或FPGA傳送器輸出可提升該串列資料的高頻寬，並保持低頻寬部分不變。這種技術稱為預先增強。由於低通的訊號衰減將首先影響訊號的高頻寬部分(上升和下降時間)，預先增強有助於提高對串列訊號的傳輸距離。

同樣在接收器中，DAC或FPGA可以在輸入訊號上提供AGC和EQ，以提高傳輸線的末端所見的訊號高頻部分。這種技術通常具有不同的增益和EQ設置，有助於根據系統需求所定出的資料恢復功能最佳化。等化級之後，供應商如賽靈思(Xilinx)和Altera提供內部探測工具，來視覺化成FPGA中可看到的資料眼圖，如圖3所示。

圖3　從ADC到FPGA之間的JESD204B傳輸線，轉換器/傳送器的預先增強會放大該訊號的高頻寬部分，而接收器/ FPGA的等化功能讓衰減掉的訊號得以恢復。賽靈思公司內部眼圖掃描工具允許內部探測FPGA內部的眼圖。

DAC內插函數減輕FPGA負擔

為了減少FPGA上的計算負擔，有些轉換器供應商正在增加數位處理能力，作為轉換器完整解決方案的一部分。有些訊號處理系統只須要使用一個訊號頻寬的濾波部分，傳送和處理到FPGA的全頻寬資料或從FPGA來的全頻寬資料是唯一且沒有必要的負擔。

舉例而言，ADC可以實現一個數位降頻(DDC)功能，有效地在每四個類比取樣中僅傳送第一個取樣到FPGA，數位化的濾波資料讓JESD204B介面有較低的資料速率，並消除了對FPGA上DDC方塊的需求。

反之，一個DAC內插函數可以讓從FPGA到DAC只需四分之一的資料速率，並以複雜的演算法來數位內插其他三個取樣，DAC的內插法只允許資料要傳送的子集，然後在以類比形式輸出之前，在轉換器內完整的組合。

此外，從轉換器到FPGA介面的JESD204B通道數量，將是線路速率、轉換器的取樣速率、資料封裝效率的函數，還要看鏈接是使用一個或多個轉換器。若一個轉換器可以提供四組JESD204B通道，則一個運作在只需最大轉換器取樣率一半的系統，也許只需要使用兩個通道。每個轉換器可以實現的JESD204B通道數量、速度和資料封裝方式不同，要根據設計而定。

擴充通道數可增強轉換器/FPGA同步性能

如果想要同步多個轉換器到單一FPGA或從單一FPGA同步多個轉換器，只要FPGA針對應用的需求，可以提供足夠的通道。在多ADC系統的主要困難之一，是從類比到數位取樣時對齊具有不同的延遲時間的取樣訊號。JESD204B介面有一個系統參考訊號(SYSREF)的規定。這有助於為系統中的轉換器，建立確定的延遲時間，也提供多種轉換器的同步解決方案，因為在JESD204B的資料被做成資料框，從多個ADC的資料框可以在FPGA內的後處理步驟中被對齊，這糾正了轉換器與FPGA收發器之間任何延遲時間的不匹配。

類似地，送到多個DAC的資料也可以從FPGA傳送之前先作成資料框並對齊。這讓需要許多轉換器的系統得以藉由單一FPGA或少數幾顆FPGA來同步。有些轉換器供應商還在正式的規格之外，提供額外的同步功能，以註記特別的取樣。如果系統需要多個轉換器進行同步，必須減少從轉換器或到轉換器的JESD204B通道數，並選擇一個能力最強的FPGA。

圖4　JESD204B協定規定，要對齊來自多個具有不同延遲時間的ADC取樣資料，並在FPGA內同步。作成的資料框或標記的取樣可從多條鏈接重新對齊以利同步處理。

JESD204B協定規定要對齊來自多個ADC，在FPGA內同步，具有不同延遲時間的取樣資料。圖4顯示作成的資料框或標記的取樣要怎麼從多條鏈接重新對齊以利同步處理。

JESD204B介面設計首重韌體IP

該從FPGA製造商獲得JESD204B韌體智慧財產權(IP)或自行開發呢？FPGA供應商如Xilinx和Altera都提供他們自有的JESD204、JESD204A和JESD204B介面IP解決方案。這些解決方案會稍微有所差異，取決於JESD204的生成，以及所支援的FPGA型號收發器的速度。

因此務必在選擇轉換器過程的初期，確認會在系統使用的FPGA形式和相關IP，選擇過程中應該包括FPGA供應商的產品，所使用的JESD204是哪一代，FPGA家族和型號，以及實作IP時內部的技術程式碼撰寫能力。

某些JESD204B轉換器可能需要特殊的附加應用層，或者程式碼的「封套資料(Wrapper)」，環顧IP，其本質上是一組組唯一的韌體指令。如果是這種情況，該轉換器的供應商應該要能夠識別之，並能夠提供可接上FPGA IP介面的應用程式碼。然而，JESD204B轉換器應該在資料手冊拼寫出所支援鏈接要有什麼需求。有些轉換器製造商也發展出一連串的完整驗證，以測試自己的元件和FPGA韌體之間，來證明強固性。

排除收發器間隙　轉換器取樣率設定學問大

一些FPGA型號支援的收發器有操作的間隙，會在已知的頻率範圍中不能使用。這使得JESD204B通道的頻率規畫變得有點複雜，但仍在可控制範圍內。要將收發器的間隙排除於頻率範圍之外，轉換器取樣率和JESD204B通道速度的頻率規畫都是關鍵。

大多數轉換器系統通常有一個固定的取樣頻率。根據系統轉換器的固定取樣率和前面討論過的JESD204B速率乘法器，系統設計人員便可確定收發器的頻率間隙是否會對系統產生問題。

即使發現想要的通道頻率不巧正落在間隙中間，可閱讀轉換器的資料手冊，看看是否有可能是一些其他的選項來調整通道速率。例如，工程師可藉由改變一些方程式中的其他變量，如通道數或JESD204B取樣的解析度資訊，來放大或縮小頻率曲線，便可以避過收發器的頻率間隙。

雖然一個全新的轉換器與FPGA介面如JESD204B，由於其複雜性而顯得棘手，破解系統的關鍵需求仍是極為重要的，了解取樣率和JESD204B通道速率乘法器必不可少。根據IP的支援、收發器數量、收發器速度和頻率間隙，以及其他條件，來規畫和選擇適合FPGA型號，有助於開出轉換器合適的選擇。合適的JESD204B轉換器，可聚焦於僅有的幾條高階準則，以挑選可搭配的FPGA，進而簡化轉換器的選擇。

(本文作者任職於ADI)