由於晶片的設計牽涉到許多階段，因此對時序和面積的估計必定要很可靠確實，才能制訂準確的計畫並使產品符合需求。本文將介紹這個實體設計過程，特別是如何在與實體設計相關的步驟中，將時序與面積關聯起來(圖1)。
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| 圖1 IC設計流程和實體設計的步驟 |
先進製程帶來改變 留意合成/配置關聯
大型設計的整個實體設計流程可能需時好幾天，因此，能夠將回饋盡早提供給設計和架構團隊，讓他們可以規劃好時序限制，及自由地快速探索平面規劃選項等的能力，是很有價值的。為實現這些目標，就必須能夠可靠地估計時序和面積。
過往，設計人員對合成配置與布線之間的相關性，原本有不錯的掌握度，而對於時序，準確度則在3%∼4%左右，在面積方面的準確度甚至更好。但在新的先進製程中，從28奈米製程節點開始，卻遇到越來越多意想不到的結果。不僅實體合成結果與配置和布線的實際時序間有更大差距，而且還發現一部分時序路徑明顯變得更快，但其他的路徑則變慢許多，相當令人費解。在觀察面積時，結果更令人擔憂。從合成到布局，相關性已經變得相當差(圖2)。
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| 圖2 平面規劃階段(a)與配置階段(b)的合成單元密度之比較 |
圖2為CEVA-XM4核心的單元密度圖，比較了合成階段(圖2a)與配置階段(圖2b)的單元密度。配置階段圖像的灰色實心區域面積明顯增加。在這種情況下，面積整體增長18%左右。考慮到大部分的設計是固定的面積(記憶體和暫存器)，從合成到布局根本不會改變，因此某部分確實會超過限制。把緩衝器單元面積分離後，可發現比合成面積增加118%，這意味著緩衝器數目和面積增加了一倍以上。
在達到極限單元密度(標示為灰色實心區域)的領域，因為工具的配置，很難確定單元的合理配置和進行多次反覆運算，因此須要花許多時間進行收斂。
設法增加電阻 強化時序/面積相關
首先，嘗試以緊收頻率來解決這個問題，亦即盡量以較高的頻率進行合成，然後在配置和布線階段再切換到稍微低一些的頻率，但這種解決方案並未能解決問題。而另一個嘗試是降低線網(Net)和單元的時序。實際上，降低時序就是增加讓單元處理速度更慢或更快的係數。
此外，另一個可行方向是提高提取數字的相關性。這件工作是藉著將係數應用於被提取的線網電阻和電容(RC)值來完成的。這些值經由更改其RC值來直接影響線網的延遲，並透過改變其負載電容來影響單元的延遲。
從電氣工程的角度來看，隨著製程微縮，電阻的影響會越來越大。導線的電容大致保持相同(或至少採用相同的順序)。
另外，在先進的製程節點上，最上面兩個金屬層的電阻會比其他層的電阻低許多。而這也意味著對於布局工具來說，決定哪些電線進入更高層，哪些電線仍留在較低層，會構成越來越大的問題。添加緩衝的長線網最受影響，這就是緩衝器面積會有這麼顯著的增長，而與長線網相關聯的時序會變差的原因。
此外，增加電阻可提供更好的面積相關性和時序相關性。在不同的設計中，用於實現良好相關性的因素也各不相同。如圖3a所示，將係數應用於阻力後，合成與配置之間的相關性明顯改善。又再比較合成面積(圖3a)與配置面積(圖3b)，從配置圖像的灰色實心區域可以看出，仍有相當數量的高利用率負載，但比以前少了許多。在這個例子中，準確度達到5%左右。
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| 圖3 平面規劃階段(a)與應用係數後配置階段(b)的合成單元密度之比較 |
確保各流程間關聯性
在先進製程中，電阻對時序和面積有著很大影響。雖然實體合成工具擁有關於布局的所有必要資訊，但在實踐中，仍然必須非常小心地與實際布局資料關聯。這個過程可能比較耗時，但效益顯然超過成本。最好的做法是在設計流程中保持各步驟間有可靠的相關性，從而獲得快速、靈活的設計，並且從一開始就明確地認定最終目標。
(本文作者任職於CEVA)