類比數位轉換器(ADC)與數位類比轉換器(DAC)自數位時代之初就存在，自70年代末期、80年代初期，德州儀器(TI)率先推出單晶片數位訊號處理器(DSP)，提供工程師設計系統所需工具，輕易超越類比元件的效能。
早期資料轉換器速率相對緩慢，並使用並聯介面連接DSP或處理器，隨著製程技術進步，資料轉換器的速度及動態範圍(位元數)也一併改善，因此需要更快、更寬的匯流排。
今日現代資料轉換器中，十億取樣(Gigasample)的每秒轉換率都遠高於12位元，換算成匯流排傳輸速率，則超過每秒15億位元組，故工程師使用印刷電路板連接DSP、處理器或現場可編程閘陣列(FPGA)時，都會面臨挑戰。系統內若有多個ADC或DAC，且類比輸入或輸出必須相位一致，則情況會更加複雜，並聯匯流排必須與電子長度及確定性延遲相符，對配置更是場夢魘。
早在超高速資料轉換器問世之前，業界便已意識到這項問題存在，因此推出序列化低電壓差分訊號(LVDS)介面以降低互連數，這項介面排列並聯匯流排後，提供LVDS位元時脈找回資料，但因為時脈與資料路徑的關係，路由仍是項問題。
延續序列化概念 標準規範持續修正
不過在此方案下，單一封裝與單一時脈內可包括多個資料轉換器，至今仍有些應用藉由這種方式減少針腳數，例如德儀的ADC3445在單一48針腳、8平方釐米的封裝內，包含四個125-Msample/s、14位元ADC。
到了21世紀初，資料轉換器速率的提升明顯造成路由問題，美國電子工程設計發展聯合協會(JEDEC)因此在2006年推出JESD204標準，延續序列化介面概念，使用3.125Gb/s連線速率，並採行編碼及框架處理，免除額外資料時脈需求。原始標準僅提供單一通道，且欠缺校準方法，為了確保多部資料轉換器的相位一致，需要共同的框架時脈。
2008年4月，JEDEC推出A修正版，為高吞吐量增加通道，但仍需共同框架時脈才能同步；2011年7月推出B修正版，提高線路速率至12.5Gb/s，並支援確定性延遲(對相位一致非常重要)，以及資料轉換器同步的內部方式。
定義實體介面 提供更大通道
JESD204B介面包含一項或多項高速、單向、電流模式邏輯(CML)差分對，載運資料轉換器的資料稱為「通道」。通道數量與序列化LVDS介面不同，無須與轉換器數量相當，但與PCI Express同樣為介面提供更大通道，這是一般改用JESD204B時常出現的誤解。
其他三種針腳也很重要：裝置時脈(DEVCLK)在早期修正版本稱為「框架時脈」、系統參考訊號(SYSREF)、主動低同步針腳(/SYNC)，依據裝置模式不同，這些額外針腳可記錄各項時間，如類比轉換，以及資料在資料轉換器與處理元件之間的移動(圖1)。
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| 圖1 多項JESD204B介面連接範例 |
資料轉換器運用DEVCLK取得多項內部時脈訊號，例如「內部框架時脈」傳輸資料、「取樣時脈」記錄轉換時間、「地方多重框架時脈」(LMFC)建立確定性延遲。SYSREF為相位參考訊號，在子類別內汲取LMFC(在子類別零或子類別二不使用)；/SYNC訊號可用於各子類別資料傳輸同步，以及子類別二的LMFC相位參考。
確立資料格式 傳輸更穩定
相較於簡易序列化LVDS介面，JESD204B使用的模型近似於網路協定或開放系統介面(OSI)，其中每一層各有不同功能，編碼端先後執行每一層的功能，接收端執行順序則相反，以重建資料。
每一層發揮不同功能，讓傳輸器與接收器資料通過更穩定，JESD204B標準共有傳輸、擾頻(非必要，但建議使用)、資料連結、實體等四層。
傳輸層功能較複雜，將資料以8位元為單位分組，在傳輸側每個訊框內包含多個8位元，而接收側順序則相反。對8位元資料轉換器相當簡單，但對於11位元資料轉換器等其他元件則較為複雜，也會在串流內加入控制位元，向接收器溝通狀態資訊(圖2)。
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| 圖2 在此案例中，傳輸層可連結各層對抗應，在串流內植入控制位元，向接收器溝通狀態資訊。 |
非必要的擾頻層可建立隨機資料模式，將系統內雜訊與相關聯訊號降至最低，藉由固定多項式1 + X^14 + X^15，使用序列反饋移位暫存器及OR互斥閘，在編碼與解碼對稱。這項簡易的訊號頻譜展開方式之下，只要自連結層接收兩個8位元組後，接收器的去擾頻器就會鎖住，雖然這項功能並非必要，但相當有助於頻譜純淨度。
資料連結層負責8b/10b編碼，讓8位元組與10位元標準符號之間轉換，本層亦負責建立工作連結，包括訊框與通道校準，數項標準8b/10b符號為此預留，並監控連結體質。編碼亦包括20%的開銷懲罰，未來版本可能移往64/66b等更高階的編碼，以重拾介面內流失的頻寬。
實體層純粹為驅動器與接收器，移動位元與時脈資料復原(CDR)線路，實體介面運用交流電(AC)耦合CML驅動器與接收器，8b/10b編碼提供直流電(DC)平均，並避免AC耦合時發生基線飄移；編碼也為CDR提供足夠的邊緣過渡，在建立連結時迅速鎖住資料。
總而言之，資料轉換器與處理元件建立連結時，會使用這四層，並且穩定地從發送器傳輸資料控制器資料及控制資訊至接收器。
為達到向後相容，JEDEC建立「子類別」概念，讓介面可應用於各種運作模式，子類別零是與A修正版相容的模式，但亦支援12.5Gb/s通道速率，這項模式與A修正版相同，支援多種同步資料轉換器，但並不支援確定性延遲。
建立子類別 達到向後相容
資料轉換器之間的延遲或許固定，但啟動時仍會變化，所以系統設計人員必須提供解決方案，判斷個別資料轉換器的資料何時會抵達FPGA或處理器，而且此模式並未使用SYSREF。子類別一提供確定性延遲，以及內部多重裝置同步，同時使用內部訊框、地方多重框架時脈及SYSREF時脈訊號。資料轉換器與處理元件的符號序列傳輸時，使用內部框架時脈，而LMFC提供已知延遲的參考。
DEVCLK加上SYSREF訊號的相位決定內部框架時脈與LMFC，由於在此模式中，DEVCLK與SYSREF關係密切，SYSREF必須與裝置時脈同步，進而限制配置，讓兩項訊號能夠相符，不過因為子類別零之中的SYNC訊號，所以資料通道無須相符。
在子類別二之中，每項裝置的內部框架時脈與LMFC相同，與子類別一無異，但此時需要SYNC訊號達到同步與確定性延遲，在本模式中，SYNC訊號的相位可校準內部框架時脈與LMFC，且必須與DEVCLK達到源同步。由於DEVCLK及/SYNC的時間需求嚴格，這項模式並不推薦用於極高取樣速率。
介紹完基本知識後，接著說明如何相連，讓類比訊號抵達或離開處理元件。資料轉換開始前，必須先建立多項速率，許多工程師也在此遲疑，因為這項介面的組成選項眾多，使用FPGA建立JESD204B介面也相當複雜。
建立連接以控制類比訊號
首先得建立資料轉換器與處理元件的連結，必須確立低態有效訊號/SYNC(輸入至發送器側)，發送器介面即可開始傳送K28.5 comma符號，讓接收器CDR可相位鎖定位元流，並找到資料流的字元邊界。若連結包括多條通道，並在子類別零之中運作，/SYNC訊號必須混合後，同時送至發送器，子類別一與子類別二則無此要求。
達成代碼組同步(CGS)後，/SYNC即可停止啟動，在下一項非K28.5符號中，接收器就會校準訊框邊界，也啟動初始通道同步(ILA)序列，校準多條通道。即便具備擾頻功能，這項序列也不受影響。ILA在傳輸器側傳輸資料，長度為四項多重訊框，多重訊框以K28.0符號為起點(子序列起點)，並以K28.3符號為終點(通道校準子元)(圖3)。
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| 圖3 接收器訊框邊界校準完成後，會觸發JESD204B最初通道同步。 |
四項多重訊框傳輸完成後，就會啟動擾頻，將用戶資料傳輸至接收器，建議可善用許多資訊轉換器或FPGA JESD204B IP區塊內建的診斷功能，許多都包含既有模式的傳輸選項，如斜波、正弦波等，此模式常使用資料轉換器的完整動態範圍，以模擬實際轉換後的資料。
也可以在傳輸層的資料轉換器測試模式中，植入預決定的8位元組模式，比除錯測試模式簡單。開機時，若使用邏輯分析工具或FPGA編碼監控通道流量，記得關閉擾頻，讓模式更容易顯現。
JESD204B標準遠比本文介紹內容複雜許多，若不熟悉如何運作，本文或能提供介面建置部分見解，隨著資料轉換器速度提升，這項標準必將持續拓展，也增加吞吐量，滿足使用這項介面的資料轉換器複雜度及控制需求。
(本文作者任職於德州儀器)