實現高速資料轉換器最佳設計　JESD204B規範驗證須徹底

JESD204B與其他新介面一樣帶來新挑戰。對於系統開發人員而言，其面臨的挑戰是如何從印刷電路板(PCB)設計的角度實現JESD204B的最佳設計，以及出現問題後如何進行系統除錯；對於元件製造商而言，其面臨的挑戰包括測試全新的JESD204B元件。測試不僅可以保證元件在相對理想的環境下符合規範，也能確保JESD204B元件在最終系統環境下正常工作。本文將討論JESD204B規範，回顧驗證JESD204B元件所需的測試，並羅列重現最終系統環境的方法。

JESD204B標準誕生 資料轉換器的自然演進

從音訊和音樂到測試儀器儀表，很多應用皆須使用資料轉換器，如數位類比轉換器(DAC)和類比數位轉換器(ADC)。資料轉換器的產品正在不斷演進中。隨著位元度(Bit Depth)和取樣速率(Sample Rate)的增加，資料登錄與輸出也變得越來越困難。10年或20年前，高速轉換器的取樣速率不超過100MSPS，使用電晶體邏輯(TTL)或互補式金屬氧化物半導體(CMOS)並行資料匯流排便已足夠。例如，可將整合12個資料專用接腳的12位元轉換器設定為相對於時脈而言具有適當的建立與保持時間。

隨著速度突破100MSPS，維持此單端訊號的建立與保持時間已不可行。為了提升速度，高速轉換器轉而採用差分訊號，但代價是接腳數更多了。例如，12位元轉換器此後便需要針對資料提供24個專用接腳。

為了解決接腳數量的問題，轉換器導入串列資料介面。轉換器的6×串列資料介面現只需兩個差分I/O(僅4個接腳)便可實現同一個12位元轉換器的資料傳輸。飛速發展到今天，資料轉換器的資料介面現已採用JESD204B規範來進行開發。

JEDEC標準組織發布了兩種版本的JESD204高速串列數位介面規範。JESD204 2006規範是第一個版本，該版本為資料轉換器帶來了SerDes高速序列介面的優勢，最高額定速度為3.125Gbps。該版本於2008年發布了修訂版(JESD204A 2008規範)，並加入了重要的增強特性，包括支援多條資料通道和通道同步。JESD204B是該規範的第二個版本，由國際JEDEC JC-16任務組(項目：150.01)開發，該任務組由25家公司的約65名成員組成。其提供一系列重大增強特性，包括更高的最大通道速率、支援介面的確定性延遲，以及支援同步幀時脈。

缺少官方相容性測試規範

與其他很多高速序列介面標準不同的是，JESD204B標準不含官方相容性測試規範。測試規範的價值極高，因為其列出了確保相容性所必須執行的測試，以及測試步驟。讓不同製造商使用統一的步驟有助於確保對規範取得共識，並消除假設性差異。但缺少官方的相容性測試規範並不代表缺少一切。開發一組測試與步驟所需的一切資訊均已包含在JESD204B規範，以及相應規範中。各晶片製造商和系統開發商須收集這些資訊。

執行實體層測試

實體層(或稱PHY)測試與各資料通道驅動器和接收器電路有關，換言之，它是鏈路的類比測試。不包括數位功能性測試或流程性測試。開發完整的PHY測試列表時，可從OIF-CEI-02.0規範第1.7節中獲取SerDes PHY測試的推薦列表。JESD204B規範嚴格遵循這些建議，但做了部分修改。例如，JESD204B未將隨機抖動指定為獨立測試項目，而是選擇將其包含在總抖動中。另外，JESD204B指定JSPAT、JTSPAT和經過修改的RPAT作為建議測試圖案，而OIF-CEI-02.0規範則採用PRBS31序列。

除了所需的PHY測試外，並可執行額外的PHY測試，包括一些OIF-CEI-02.0規範或者JESD204B規範的PHY部分未列出的測試。例如，可以參考其他SerDes相容性測試規範，並採用諸如對內偏斜(針對發射器)和對內偏斜容差(針對接收器)等測試。提到這些並不是為了建議將這些測試納入JESD204B規範中，因為確保JESD204B相容性不需額外的PHY測試；提到這些內容的目的是為了提醒如果某個PHY測試失敗，可以使用其他PHY測試來幫助瞭解失敗的原因。

確定測試清單後，可從JESD204B規範獲得測試結果允許的範圍。只須記住存在三類規範：LV-OIF-11G-SR、LV-OIF-6G-SR和LV-OIF-SxI5。某些特定的JESD204B元件可支援多種規範。此種情況下，應測試元件支援的全部規範。

JESD204B PHY測試可能產生的一種混淆與抖動術語有關。JESD204B和OIF-CEI-02.0規範使用不同的術語，因而不同測試設備供應商使用的術語也有所不同。典型抖動圖如圖1所示。測試設備生產商的術語依據工業標準雙Dirac抖動模型。此種術語上的不同可能會影響測試步驟，而抖動又是非常棘手的問題。表1顯示的是經過翻譯的抖動術語(JESD204B規範使用的抖動術語和測試設備供應商有所不同)。

JESD204B PHY測試的另一處可能混淆的地方是資料速率超過11.1Gbps的眼圖範本。JESD204B規格中，對於高於11.1Gbps的資料速率，應使用11.1Gbps歸一化位週期。因此，如果工作速率為12.5Gbps(位元週期為80ps)，則應使用11.1Gbps (90.9ps)位元週期。

這裡的問題是，眼圖範本可以始於UI的邊緣，也可以始於UI中心，而JESD204B並未明確定義其起始參照點。如果參照點是UI中心，則在12.5Gbps時眼圖範本比一般情況下要大，因而發射器更不容易通過，但便於接收器工作。如果參照點是UI邊緣，則在12.5Gbps時，眼圖範本比一般情況下要小，因而發射器更容易通過，但不利於接收器工作。在這個問題得到解決以前，建議對兩個眼圖範本選項分別進行測試，以保證相容性。

進行時序測試

列出JESD204B的完整時序測試列表是非常困難的。在整個規範中，至少定義了十幾種時序圖，而且無法很快確定發射器、通道或接收器各自對應的時序。此外，某些時序僅適用於特定的子類(0、1或2)。如果只是簡單地將時序規格整合到一張表格內，那麼官方相容性測試規範將發揮非常大的作用。只要花一些時間系統地瞭解這些時序規範，就不會產生混淆。

對於系統開發人員來說，有關時序的一個好消息是，為JESD204B元件設定時序比從規格中直接獲取相關資訊更容易。對於子類0和2來說，只須指定元件的時脈到SYNC~時序。對於子類1而言，只須指定元件的時脈到SYSREF時序。

執行協定測試

對於PHY測試，沒有官方的JESD204B協定測試清單。因此，使用者須自行瀏覽規範內容，並編寫待測功能列表。

協定測試需要特定的測試序列。對於PHY測試，JESD204B發送器必須要能夠輸出JSPAT以及修改過的RPAT序列。從協定角度來看，須驗證這些序列的正確性。JESD204B接收器以及JTSPAT序列同樣如此。或者，如果支援PRBS序列，那麼也須對其進行驗證。下一步是短傳輸層和長傳輸層序列。這些內容可以證明鏈路通過傳輸層後工作正常，以協助系統開發人員進行系統除錯。就元件製造商而言，須針對元件支援的每一種工作模式驗證這些傳輸層序列；考慮到鏈路配置變數的數目，這將會產生大量的不同情況。

有關協定測試帶來的一個問題是如何在12.5Gbps下完成。一種建議的解決方案是使用具有串列資料解碼器的高速示波器。現在很多高階示波器都配備專用觸發晶片，觸發8B/10B資料，以支援JESD204B。圖2顯示JESD204B資料通道在6Gbps下的串列解碼，位置是初始通道對齊序列(ILAS)的起點。

另一組協定測試可圍繞ILAS建構。ILAS作為整體而言非常複雜，因此將其分配到各獨立的元件能讓協定測試更有意義。下列測試示例可用於發送器的測量，驗證其工作情況：多幀長度正確嗎？是不是每個多幀都以/R/控制碼開頭，以/A/控制碼結尾？/Q/控制碼是否位於正確的位置？鏈路配置資料及其位置是否正確？ILAS含有資料，是真的嗎？ILAS持續幾個多幀？是否所有通道上的ILAS都相同？顯然，圍繞ILAS序列展開的協定測試具有很大的潛力。

JESD204B沒有太多交握，但這個簡單的交握過程也需要測試。這取決於子類，可執行一系列測試。由於SYNC~訊號可用作初始交握、錯誤報告以及鏈路再初始化，收發器和接收器元件是否正確執行相應的功能？接收器宣告SYNC~是否始於正確的時間，且持續正確的時間？收發器是否根據SYNC~宣告的持續時間而做出正確的反應？由於透過鏈路發送的資料同樣參與了交握(即ILAS)，其內容是否正確，並對應於SYNC~時序？

其次，有一系列較小的數位功能須作為協定的一部分進行測試，包括加擾、8B/10B編碼/解碼、偏斜和偏斜容差、控制位元、結束位元、SYNC~訊號結合、幀對齊監控與校正，所有這些功能都須驗證。

最後，有一類協定測試稱為錯誤處理。規格定義了一組基本錯誤，必須檢測並彙報：偏差錯誤、表外錯誤、意外控制字元錯誤以及代碼組同步錯誤，但除此之外還能檢測並彙報很多潛在錯誤。對於JESD204B元件，可以檢測的每一種類型都應有一個協定測試。測試並驗證這類協定時可能會遇到一些挑戰，因為正常工作的鏈路永遠不會運用它們。通常其需要用到專門測試設備。BERT定序器能夠產生含有錯誤的圖案，可在很多測試中使用。FPGA以及修改過的代碼可專門用來產生那些錯誤。

進行加重和均衡測試

JESD204B規範很少涉及加重和均衡。有一些說明可讓人確信規範允許他們這麼做，例如「可能需要預加重」以及「可能需要部署均衡」，但規範也並未提供任何額外的指南。使用整合加重或均衡功能的JESD204B轉換器時，人們如何確定是否須開啟這些功能，以及應在多大程度上使用它們呢？

為了回答這個問題，最好先理解抖動的一種類型，稱為符號間干擾(ISI)。ISI這個名稱表示邊緣時序的變化，由傳輸線上的濾波效應所導致。數學上，其能簡單地建模為低通濾波器。透過傳輸線發送高速串列資料時，該濾波效應會使訊號失真。加重和均衡可以抵消ISI的濾波效應，其目的是將通道終端的頻率響應帶回頻率範圍內盡可能接近平坦的程度，而使訊號不為ISI的失真所影響。

對加重和均衡以及ISI有了基本瞭解後，下一步便是設定。很多人首先會問，採用與不採用加重/均衡的情況下，布線分別能驅動到多遠的距離？現實中，PCB設計時存在太多的變數會影響ISI，進而影響通道的布線長度。這些變數包括布線寬度、布線長度、是否有貫孔、電介質材料、有無連接器、布線材料、轉折頻率、被動元件，以及與接地層之間的距離等都會影響通道性能。

那麼，通道特性又是如何與加重/均衡相關的呢？答案在於通道的插入損耗。在JESD204B規範中，插入損耗定義為訊號在頻率範圍內的功率損耗。加重、均衡和PCB通道都會受到插入損耗(和增益)的影響。採用相關頻率(JESD204B規範中羅列了3/4串列傳輸速率)和插入損耗限值(JESD204B羅列了–6dB)，可選擇加重和/或均衡提供的增益，將特定頻率下的頻率回應提升至損耗限值以上。例如，在+9GHz時損耗為–12dB的PCB通道，需要+6dB加重/均衡增益，才能使總回應回升至–6dB。

另外，轉換器製造商可以提供一張表格，列出加重/均衡設定與PCB插入損耗的關係。此種方法可以催生出更好的解決方案，因為其沒有太多的假設。如須為發送器建構這樣的表格(並模擬最終系統設計)，可設置一組具有不同布線長度的測試評估板。

可直接測量PCB布線終點處的眼圖，並與JESD204B接收器眼圖範本相互比較。嘗試各種PCB布線長度，然後找出使眼圖恰好通過接收器眼圖範本的長度。由於可測量該特定布線的插入損耗，因此特定加重設定的驅動能力是已知的。可以將圖3中ISI PCB終點處的眼圖與圖4 ISI PCB起點處的眼圖進行對比。此時，資料速率為5Gbps，ISI PCB在4GHz處的插入損耗為8dB，加重處於關斷狀態。

採用不同的加重設定重複該過程，則可得到加重設定與插入損耗的關係表。可在接收器上採用均衡執行類似的操作。一開始可以採用輸出總抖動為最大允許值的BERT產生器(ISI抖動除外)。使用布線長度不同的同一組ISI測試板，並在測試中不斷增加布線長度，直到接收器開始出現超過目標誤碼率的錯誤(1×10–15)。測量PCB布線插入損耗，針對每一個等化器設定重複此過程。總而言之，如果JESD204B元件製造商僅提供加重/均衡增益，則可採用第一種方法來拾取設定，而最佳方法則是製造商提供設定與通道插入損耗的關係表。

是否須要使用加重或均衡？從頻率回應校正的角度來說，應該使用哪一種，都沒有很充分的理由。然而，大多數情況下，加重可以產生一定量的增益，且功耗更低。若系統功耗很重要，那麼這將是採用加重而非均衡的一個理由。選擇加重而不選擇均衡的另一個優勢，是它對訊號的影響可以直接透過示波器進行衡量。

JESD204B發射器具備加重以及接收器具備均衡也是很常見的。如何確定是否同時開啟兩種功能？簡單而言，如果通道的插入損耗無法只採用加重或者只採用均衡而克服，那麼就應當同時使用這兩者。至於兩者的增益如何設定，則以插入損耗(和增益)來指定響應的一個優勢便是，其是可以相加的。例如，在目標頻率處，若PCB布線損耗為–20dB，發射器加重為+6dB，接收器均衡為+8dB，則其總和可以表示為：–20dB + 6dB+ 8dB = –6dB。

系統環境模擬　留意雜訊和抖動

沒有哪一種最終系統設計是不存在雜訊或抖動的。JESD204B規範完整定義了系統抖動的模擬，但未定義電壓雜訊。若要在最終系統設計中模擬電壓雜訊，則元件製造商可以執行雜訊容差測試，電源雜訊容差就屬於這類測試。執行該測試時，雜訊引入元件的各種電源域內。增加雜訊幅度，直到第一次相容性測試失敗(通常情況下，抖動會導致第一次測試在SerDes處失敗)。在那些通常存在PCB雜訊的頻率範圍內重複該測試(數Hz到100MHz左右)，由此可產生最大電源雜訊容差與頻率的關係曲線。

可在其他所有接腳上執行同樣的測試。所有測試的最終結果通常會提供一組實用的PCB設計建議，例如「隔離某個特定的電源域」或是「在此接腳上使用一個旁路電容」，又或者「不要在此接腳附近路由任何訊號」。

測量時保持訊號完整性

與其他高速串列測試應用相同，可透過一系列的最佳實踐來確保具有精準的測量結果；另外，必須確認所採用的儀器儀表提供足夠的性能與訊號完整性，以便得到準確的測試結果。下面是一些考慮因素：

．動態範圍

一般而言，最好使用示波器的整個類比數位動態範圍，避免放大器被削波。考察時脈訊號時削波或許是可以接受的，但這樣做會隱藏評估資料訊號時的ISI問題，並且還會影響到儀器儀表的邊緣插值演算法。

．取樣速率

將示波器設為最高取樣速率可提供最佳時序解決方案，可獲得最精準的訊號和抖動測量結果。但有一種情況例外，即以較低的時序精度觀察較長的時間視窗。

．擷取窗口

在時間較長的視窗範圍內分析訊號可觀察到低頻調變效果，例如電源耦合和擴頻時脈。不幸的是，擴寬擷取視窗同時也會增加分析處理時間。通常在SerDes系統中，並沒有必要去查看CDR迴路頻寬(即追蹤並抑制的頻寬)以下的調變效果。

．測試點存取和去嵌入

確保採用適當機制，將探針保持在儘量靠近發射器測試點，以及接收器測試點的位置。執行高速訊號測試時，如果測量過程中引入長布線或實際發射器/接收器測試點夾具所產生的干擾訊號，則針對時序和幅度的測量會嚴重影響餘裕測試結果。

某些情況下，探針存取點的位置可能會造成訊號衰減，這是由傳輸線長度所導致。這種情況下，可能須要去嵌入傳輸線才能看到真正的訊號。去嵌入包括重建儀器儀表與目標測試點之間的測量通道模型(使用S參數線性法)。可將該模型用於示波器獲取的波形資料，以補償傳輸線衰減(圖5)。

透過在測量技術中實現良好的訊號完整性，更可以評估和表徵JESD2024B等高速技術。

無官方相容性測試規範  JESD204B設計眉角多

最新發表的JESD204B介面能夠可靠地提升轉換器和邏輯元件之間的傳輸頻寬，目前市場上已出現很多使用這種介面的新元件。與其他很多高速序列介面標準不同，JESD204B標準不含官方相容性測試規範，為必須徹底測試並除錯設計的系統設計人員帶來了極大的挑戰。幸運的是，規範包含了足夠的資訊來協助開發測試程式，包括PHY、時序和協定測試。

除了驗證性能以及相容性是否符合規範外，測試還有助於確定系統設計是否須要加重或均衡，並協助識別干擾噪音源和干擾抖動源。與其他高速串列測試相同，應當遵循儀器儀表選擇、設定以及探測等的最佳實踐，以便確保結果的一致性和精準性。

(本文作者Frank Farrelly為ADI產品工程經理；Chris Loberg為Tektronix資深技術行銷經理)