伺服器與網通設備，向來是對通訊頻寬要求最嚴苛的應用，更是推動SerDes技術發展的動力來源。生成式AI興起，雖然讓矽光子技術成為眾所矚目的焦點，但SerDes技術發展的腳步並未因此停歇，反而有了更多新的需求面向。
在高速電氣訊號的世界裡，串列/解串列(SerDes)技術可說是最關鍵的核心技術。目前主流的高速介面標準，如PCI Express(PCIe)、USB、乙太網路的實體層(PHY)裡，最重要的功能電路都是SerDes。且為了滿足不斷成長的資料傳輸需求，SerDes技術供應商一直在挑戰物理極限，不僅已實現224Gbps技術的量產，更在摸索如何實現支援448Gbps的SerDes。
值得注意的是，除了頻寬需求持續成長外，隨著伺服器解耦(Disaggregation)與AI運算的趨勢興起，晶片設計者對SerDes技術的需求，開始出現新的面向。
伺服器解耦好處多 低延遲介面需求萌芽
益華電腦(Cadence) IP應用工程總監李志勇指出，在個人電腦、伺服器等運算設備裡，PCIe無疑是最常見的高速介面。也因為這項技術標準是絕大多數運算設備內部互連的骨幹，因此PCIe技術的升級更新，能夠為整個運算平台的效能，帶來明顯的升級。但相對的，如果市場對運算效能的需求停滯，PCIe技術升級的腳步就會放慢。
益華電腦IP應用工程總監李志勇表示，高速SerDes是HPC、伺服器等應用的內部骨幹
舉例來說，從PCIe 3.0到PCIe 4.0，這個升級週期走了七年之久；但從2017年至今，PCIe卻已經從4.0升級到7.0。如此頻繁的技術升級，跟過去五、六年來資料傳輸需求大幅增加，有著密不可分的關係(圖1)。
圖1 PCIe規格演進
然而，由於伺服器解耦的趨勢持續發酵，現在高效能運算應用不只需要大頻寬，同時也希望能降低通訊延遲。因此，業界才會在PCIe的基礎上，另外發展出CXL這個標準家族。所謂伺服器解耦，是指原本被整合在同一個硬體單元裡的CPU、GPU、記憶體、儲存等子系統，被進一步拆分成獨立的單元。這個趨勢最早是出現在儲存領域，但現在連記憶體、GPU，也已經開始變成獨立的硬體單元。
採用這種設計架構，最大的優勢在於資源池化(Pooling)所帶來的成本效益。不同運算任務跟應用，會有不同的負載型態跟技術規格需求。像生成式AI的訓練跟推論需要大量GPU，CPU的需求較低。如果不採取解耦設計，伺服器客戶如果要增加GPU數量，就得同時採購相對應的CPU，形成資源上的浪費。記憶體需求也很容易出現這種不平衡的情況，如果客戶想擴展記憶體容量，但卻不想增加CPU數量，就得選擇解耦架構。
CXL就是瞄準記憶體擴容需求而產生的標準。透過CXL介面，單一CPU能連接的記憶體數量可大幅增加，讓客戶可以把資本支出花在刀口上。也因為CXL標準從一開始就鎖定記憶體連接應用，需要極低的通訊延遲，因此CXL雖然沿用PCIe的實體層，其協定層卻是為降低延遲而量身訂做的，與PCIe不同。
生成式AI帶動加速器互聯需求
搭載大量GPU的AI伺服器，則是為伺服器解耦增添新的發展方向。在AI伺服器這個概念興起前，伺服器產業的解耦，絕大多數都是指儲存子系統的解耦，少數則指是記憶體與CPU的解耦。但在生成式AI興起，創造出AI伺服器這個新的產品類別後，CPU跟GPU之間，也已經解耦了。
但是，處理器或運算加速器之間的互連，跟處理器與儲存設備、記憶體之間的互連，對頻寬、延遲的要求完全不在同一個等級。因此，NVIDIA自行發展NVLink技術，作為GPU互聯專用的高速介面；超微(AMD)、英特爾(Intel)等業者，則是發起UA Link，試圖與NVLink抗衡。李志勇表示，CXL原本也有意進軍處理器/加速器互連應用，但由於其頻寬遠低於NVLink，因此目前還沒有看到CXL用在加速器互連的案例。
UA Link 1.0版本已於2025年4月初正式發表，其單一鏈路的頻寬達到200Gb/s，延遲則在100~150毫秒之間。CXL的延遲則是在數十毫秒水準，但由於其實體層為PCIe 6.0，因此單一鏈路的頻寬最高只有64Gb/s。
李志勇指出，對SerDes技術供應商而言，PCIe是相對慢的介面。現在Cadence最快的SerDes IP，頻寬已達到224Gb/s，可滿足UA Link標準的要求。同時，Cadence也正在與幾家晶片大廠合作，共同開發支援UA Link標準的晶片。
除了UA Link，超乙太網(Ultra Ethernet)也是Cadence正在積極耕耘的重點。與UA Link或NVLink這種主要用在機架間互連的技術不同，超乙太網可以應用在資料中心與資料中心間的互聯。AI資料中心應用會越來越需要這項特性，因為AI資料中心的耗電量太高，如果全部集中在同一個地區，當地的電網可能會不堪負荷。因此，AI資料中心的布建，有分散化的趨勢，而這些分散在不同地點的資料中心，就需要靠超乙太網來連接。李志勇透露，目前Cadence的112G與224G Serdes IP都可以支援超乙太網，但針對超乙太網的特性需求，Cadence將會推出進一步最佳化的方案。
矽光子/SerDes聯手打造下一代HPC
至於在近期搶盡媒體版面的矽光子方面，目前Cadence的布局重心是提供設計工具，還沒有跟矽光子有關的IP產品。但即便如此，Cadence的IP部門也已為光電共存的未來做了許多準備。
李志勇指出，在高速運算應用市場，SerDes跟矽光子會共存一段非常長的時間。因為矽光子畢竟是相對昂貴的技術，而且只有在大規模布建時，才能發揮其全部潛力。若是小規模布建，例如只有一、兩個機架互連的應用場景，SerDes還是比較有性價比的選擇。也因為未來將是SerDes跟矽光子共存的時代，因此在SerDes端，Cadence當前的技術研發方向，是讓SerDes能更容易跟矽光子整合。
舉例來說，很多客戶在進行光電整合時，都會遇到需要額外配置光驅動器的問題。但這個額外的驅動器不僅會讓設計變得複雜，也很容易降低訊號品質。因此，如果SerDes能直接驅動光收發器，就能讓光電整合設計變得更單純，訊號品質往往也更好。目前Cadence有些SerDes產品，就具備直接驅動光收發器的能力。
此外，近年來PCIe光化的呼聲越來越高，PCI-SIG也已經開始制定相關標準。針對這個新的應用市場，Cadence已經展示過整合電氣訊號Tx/Rx與光通訊功能的系統，未來會進一步產品化，以協助客戶開發PCIe over Opticals這類新的產品。