由於邊緣計算應用需要綜合考慮效能與低功耗，因此帶動開發人員將現場可程式邏輯閘陣列(FPGA)用作高能效加速器的需求，這種做法還能提供靈活性並加快上市時間。然而，大部分邊緣計算、電腦視覺和工業控制演算法都是由開發人員使用C++語言開發，而他們對底層FPGA硬體的了解不多。為了支援開發社群，Microchip推出SmartHLS HLS設計工作流程。SmartHLS可將C++演算法直接轉換為FPGA暫存器傳輸級(RTL)程式碼，大幅提升產能和設計便利性。
Microchip FPGA事業部副總裁Bruce Weyer表示，新套件將大幅提高設計人員的工作效率，可使用基於C/C++演算法並利用基於FPGA的硬體加速器，為嵌入式視覺、機器學習、馬達控制和工業自動化等應用開發尖端技術解決方案。
基於開源Eclipse整合式開發環境，SmartHLS設計套件使用C++軟體程式碼產生HDL IP元件，以整合至Libero SmartDesign專案中，使工程師能夠在比傳統FPGA RTL工具更高的抽象層次上描述硬體行為。此外，更能夠透過一個能同時執行硬體指令的多執行緒API，以及較其他HLS產品更簡化的複雜硬體並行作業表達方式，進一步減少開發時間以提高產能。
SmartHLS工具所需的程式碼行數是同等RTL設計的十分之一，而且由此產生的程式碼更容易閱讀、理解、測試、除錯和驗證。該工具還簡化了對硬體微架構設計的取捨，並使開發人員能將已有的C++軟體用於PolarFire FPGA和FPGA SoC。