Silicon Labs(芯科科技)宣布擴展Si539x抖動衰減器系列產品，新型元件具備完全整合的參考時脈、強化的系統可靠性和效能，同時簡化高速網路設計中的PCB佈局。新型Si539x抖動衰減器設計旨在滿足100/200/400/600/800G設計中嚴苛的參考時脈要求，為最先進的乙太網路交換器SoC、PHY、FPGA和ASIC中56G PAM-4 SerDes所需的嚴格抖動要求提供超過40％的裕量，同時也為新興112G SerDes設計提供符合未來需求的解決方案。
Silicon Labs時脈產品總經理James Wilson表示：「網路設備供應商正競相開發能處理5G無線流量的更高速、高容量設備。這種轉變推動了對前傳/回程(fronthaul/backhaul)、城域/核心以及資料中心應用中對更高效能時脈解決方案的需求。整合56 Gbps SerDes的FPGA和PHY支援更高容量的100/200/400/600/800G光纖和乙太網路線卡，卻需面臨越來越趨複雜的電路板設計和佈局之挑戰。藉由Silicon Labs新型Si539x抖動衰減器整合參考時脈，將有助整體產業輕鬆遷移至更高埠數、高容量的100/200/400/600/800G設計。」
新型Si539x抖動衰減器整合了一個高可靠的晶體，已在整個溫度範圍內進行全面的測試，並針對頻率擾動(activity dip)進行預先篩選。Si539x元件通過各種可靠性測試，包括衝擊、振動、溫度循環和晶體老化。規格嚴謹的晶體和創新的元件結構，降低晶體對系統風扇引起的溫度變化的敏感度，進而實現更加一致、可靠的操作。
整合參考時脈的元件結構比外部晶體設計具備更高的聲頻發射(AE)抗擾度。AE是當印刷電路板(PCB)受到溫度梯度或外部機械力，而導致PCB組裝中的微裂或塑性變形時發生的雜訊波輻射。與由於AE引起更大頻率誤差的離散式晶體不同，Si539x元件的創新封裝結構可隔離並保護晶體免於AE雜訊影響，確保可靠的操作和一致的頻率響應。