相位鎖定迴路(PLL)最基本的功能方塊包含相位頻率偵測器(Phase Frequency Detector, PFD)、充電泵(Charge Pump)、迴路瀘波器(Loop Filter)及壓控振盪器(VCO)，PFD的偵測輸出與PLL的相位雜訊、相位抖動、鎖定時間及週期滑動(Cycle Slipping)有很大的關係...
相位鎖定迴路(PLL)最基本的功能方塊包含相位頻率偵測器(Phase Frequency Detector, PFD)、充電泵(Charge Pump)、迴路瀘波器(Loop Filter)及壓控振盪器(VCO)，PFD的偵測輸出與PLL的相位雜訊、相位抖動、鎖定時間及週期滑動(Cycle Slipping)有很大的關係，這些是影響高速通訊系統效能好壞的重要因素，在文即在探討如何從PFD的改進來改善這些問題。
本文使用美國麻省理工學院Michael Perrott教授在網路上開放下載的Sue2及CppSim應用程式，模擬鎖相迴路及通訊系統。在上一期已介紹過PFD_ET_N的模擬，接下來，則探索PFD_ET_D和PFD_ET_Xs的模擬。
縮減鎖定時間增加突波與相位雜訊
PFD_ET_D代表著PFD-Enhanced Tristate-Dither，為了克服韌性控制所推導出來的問題，必須在PFD_ET_N電路中的Up或Down輸出產生一個擾動，亦即是要刻意製造一個額外的短暫脈波，為此須探討擾動分別加在Up與Down時有何不同，將擾動的時間加大或減小對鎖定時間有何影響，以及擾動對相位雜訊的影響有多大。
首先，觀察在Up輸出產生一個擾動所造成的各種影響的模擬結果，比較圖1與圖2中Vin電壓的變化，即可看出加入擾動有助於縮減鎖定時間，也因擾動是加在Up輸出，所以在圖片上Up的數值呈現一長條黑帶，而Down的數值在Vin電壓達到平穩之後呈現一長條黑帶。圖3是觀察頻率合成器從40微秒開始，到再次鎖定頻率之後，190.00～190.35微秒之間的數值變化。
從Up與Down的變化關係可以知道加在Up輸出的擾動會使Div輸入端的時脈超前Ref輸入端的時脈。
當Down的數值從1回復到0，也是Div與Ref時脈偵測結束的時候，Up的數值由0上升到1，輸出一個擾動，這樣子的輸出動作使Vin電壓呈現一個齒形且週期性的輸入波形，有別於圖4與圖5的模擬輸出，所以加入擾動會使Vin電壓在頻率合成器達到頻率鎖定時呈現一個具有週期性的電壓變動。
在PFD_ET_N的模擬圖中發現到Vin電壓的升降跟Up和Down的動作存在不成比例的關係，為了觀察這個情形，在40～120微秒之間擷取並放大顯示三段不相似的Vin、Up、Down模擬圖，分別是40.05～40.45微秒(PFD電路偵測到Div和Ref頻率不同的初期)、60.55～61.00微秒、102.50～102.95微秒，如圖6～8，在這三個圖中，Up/Down的動作都會對迴路瀘波器裡的電容器充放電，但是在圖7與圖8中，在Up/Down作用結束到下次Up/Down動作開始之間，電容器出現迅速放電現象，使Vin電壓持續下降。
圖9是PFD_ET_D的相位雜訊，最大突波值是-55dBc，比tristate_pfd的最大突波值多出24.6dBc，全部的相位雜訊皆在-75dBc/Hz以下，在10KHz是-76dBc/Hz，在100KHz是-80dBc/Hz，相位雜訊比tristate_pfd略高，所以加入擾動便會增加突波與相位雜訊。
在圖1中發現到加在Up輸出的擾動會減少鎖定時間，不過這是頻率向上跳頻的模擬結果，接著還要模擬頻率向下跳頻是否也會減少鎖定時間，於是將圖10左下方的vend=in_ gl+delta_gl改成vend=in_gl-delta_gl。
觀察圖11所示的模擬結果，發現鎖定時間反而增加，如果將擾動加在Down輸出端，然後再模擬一次，所得到的模擬結果會和圖1、2、12相反，這也表示擾動加在Up輸出端只會加快向上跳頻的頻率鎖定，加在Down輸出端則只是加快向下跳頻的頻率鎖定，而且擾動只能加在其中一個輸出端，否則跟tristate_pfd的輸出狀態大致相同。
接著觀察增加或減少擾動時間會有何影響，於是將PFD_ET_D的reset_delay=3e-9改成reset_delay=4e-9，及D-FF的重置延遲時間增加10倍，也就是將擾動時間增加10倍，模擬結果如圖12所示，將此圖與圖1比較，鎖定時間稍有增加，但仍然比範例檔的模擬結果還快。接著，進行減少擾動時間的模擬。由於受到test.par模擬參數檔中一些數值設定的影響，使得reset_delay不能低於3e-9，為此必須再製作一個PFD_ET_Ds(Ds：Small Dither)電路模塊，模擬結果如圖13所示，鎖定時間比圖12還慢，但是比PFD_ET_N的模擬結果還快。
接著觀察一下減少擾動時間是否有助於降低相位雜訊，圖14即是PFD_ET_Ds的相位雜訊模擬結果，圖中的最大突波是-95dBc，低於tristate_pfd與PFD_ET_D的最大突波值，但略高於PFD_ET_N的最大突波值；全部的相位雜訊在-79dBc/Hz以下，在10KHz是-81dBc/Hz，在100KHz是-84dBc/Hz，PFD_ET_Ds的相位雜訊比PFD_ET_D還低，而且略低於tristate_pfd的相位雜訊，但高於PFD_ET_N的相位雜訊。
綜合上述的觀察結果，加入一個適當的擾動時間可以有效縮減鎖定時間，但是會增加突波與相位雜訊；擾動時間過大不僅不會降低突波與相位雜訊，對縮減鎖定時間也沒有幫助；一個很小的擾動時間可以有效減少突波與相位雜訊，如果需要一個能夠縮減鎖定時間，也可以減少相位雜訊的相位頻率偵測器，以下所介紹的PFD_ET_Xs即能符合此要求的實例。
同時減少鎖定時間與相位雜訊
PFD_ET_Xs代表著Smart Switch Dither/ Small Dither，亦即相位頻率偵測器會依Ref與Div輸入時脈的偵測結果，動態地切換為PFD_ET_D或PFD_ET_Ds的電路動作模式，模擬結果如圖15，鎖定時間與PFD_ET_D相近，PFD_ET_Xs相位雜訊的模擬結果稍微低於PFD_ET_Ds的相位雜訊。這裡的PFD_ET_Xs電路也只是將擾動加在PFD的Up輸出，於是鎖定時間的減少也僅是在頻率向上跳頻的時候。須再試著將PFD_ET_Xs改良成不論是向上跳頻或是向下跳頻，都能有效縮減鎖定時間。
觀察PFD_ET_D 局部線性化
將韌性控制理論加入相位頻率偵測器所形成的擾動會在頻率跳躍時，產生局部線性化的電壓來控制壓控振盪器，此線性化的控制電壓能夠使頻率合成器快速且穩定地達到相位鎖定。為了清楚地觀察此特性，將sd_synth_tristate _fast.sue改成圖16所示的電路檔，圖中上方已將差異積分調變器去除後的sd_synth_tristate _fast.sue，並做為此模擬的對照組，下方則再放入PFD_ET_D電路模塊，並使用2個多工器(mux2)來選用相位頻率偵測器(PFD_ET_N /PFD_ ET_D)的輸出，在參數檔1中的粗體字是對應此模擬所要修改的參數值。如此修改的用意是要先以PFD_ET_N使頻率合成器達到相位鎖定，並且與對照組的鎖定狀態相同，然後選擇PFD_ET_D並與對照組同時向上跳頻，這樣的模擬方式與程序即可正確的觀察出PFD_ET_D局部線性化的特性以及和PFD_ET_N的差異。
圖17是觀察圖16的Vin、Up、Down、Vin2、Up2、Down2等偵測點的模擬輸出是否正確，在150微秒之前各偵測點的結果一致，在150微秒之後PFD_ET_N的Vin、Up、Down皆相異於PFD_ET_D的Vin2、Up2、Down2，表示圖16下方的多工器與PFD_ET_D皆有正確動作。從圖18可明顯看出PFD_ET_D的局部線性化現象，150～151微秒的波形變化即是與PFD_ET_N最明顯的差異，在頻率跳躍之初PFD_ET_D即可產生線性的控制電壓。圖19是顯示150.0～150.6微秒的Vin、Vin2、Up、Up2，由此圖可清楚看出在頻率跳躍的瞬間，PFD_ET_N與PFD_ET_D的Vin和Up的波形差異。
降低相位雜訊/鎖定時間/分數突波
壓控振盪器是整個鎖相迴路電路模塊之中產生相位雜訊最多的一個元件，如果要求做出一個低相位雜訊且頻率變化範圍大的壓控振盪器，在實際的電子電路上無法實現，於是才從改良相位頻率偵測器的觀點上來減少鎖相迴路的相位雜訊，再者，現今鎖相迴路的相位雜訊在高速通訊系統中有很高的要求，在跳頻展頻(FHSS)通訊系統中鎖相迴路的鎖定時間也是一個很重要的因素，頻率的跳變速度決定跳頻通訊系統抗跟蹤與抗干擾的能力。
分數除頻式頻率合成器在相位雜訊中所產生的一些分數突波，在PFD_ET_N與PFD_ET_Ds的模擬中被大幅度減少，這表示改良相位頻率偵測器的電路不僅可以改善相位雜訊與鎖定時間，也有效減少分數突波。
(詳細圖表請見新通訊60期2月號)