透過改良設計相位頻率偵測器 縮短鎖相迴路鎖定時間

鎖相迴路(PLL)最基本的功能方塊包含相位頻率偵測器(PFD)、充電泵、迴路濾波器及壓控振盪器(VCO)。其中，相位頻率偵測器的偵測輸出與鎖相迴路的相位雜訊、相位抖動、鎖定時間及週期滑動(Cycle Slipping)大有關係，是影響高速通訊系統效能的重要因素。本文介紹一種能加快頻率跳躍時的鎖定速度，並在相位鎖定之後也能擁有最低相位雜訊的相位頻率偵測器；另也提出工作週期可固定在50%的一種除頻器，並且同樣使用美國麻省理工學院Michael Perrott教授的Sue2及CppSim應用程式完成此文中所有模擬。

PFD_ET_X代表智慧型追蹤頻率且無抖動，可將PFD_ET_Xsu再次改良成不論是向上或向下跳頻，都能有效縮減鎖定時間，而且在相位鎖定時有最小的相位雜訊，亦即相位頻率偵測器會依據Ref與Div輸入時脈的偵測結果，動態切換電路動作模式。圖1是PFD_ET_X的電路圖，圖中在PFD_ET_X元件多了一個相位鎖定偵測的輸出埠ld，從ld的電壓輸出可以輔助得知VCO頻率被鎖定且輸出穩定頻率的時間點。

PFD_ET_X的模擬

圖2 是PFD_ET_X的模擬結果，約在100微秒開始趨於頻率穩定，藉由ld的輔助得知在116微秒之處有第一次頻率鎖定，從122微秒開始完全達到頻率穩定。經由模擬圖(圖3)觀看40～45微秒的Up和Down輸出波形，Up輸出的脈波寬度明顯地被加大，但是幾乎沒有Down的輸出波形，在 PFD_ET_X元件裡的電路架構，就是刻意製造出此一輸出，來達到如同PFD_ET_D的擾動作用，以及減緩此時的週期滑動現象，並且在頻率跳躍時藉由遮罩其中一個輸出來加快Vin的充放電，如果在頻率向下跳躍時，反而是Down輸出的脈波寬度被加大。

為了驗證頻率向下跳頻也會減少鎖定時間，將圖1左下方的Vend=in_gl+delta_gl改成Vend=in_gl- delta_gl，接著觀察產生的模擬結果，將圖中的ld輸出波形與圖2相互對照，可發現不論是向上跳頻或是向下跳頻，鎖定時間幾乎一樣，類似圖2上下鏡射之後的輸出結果，顯示出PFD_ET_X的優異性能。

圖4是PFD_ET_X的相位雜訊的模擬輸出，在相位鎖定之後和PFD_ET_N同樣具有最低的相位雜訊，而且在頻率跳躍的同時，還擁有強健控制(Robustness Control)理論推導之下的擾動(Dither)作用。

PFD_ET_X局部線性化的觀察

PFD_ET_X 通常沒有擾動作用存在，但是一旦頻率跳躍時，卻有如擾動功能所帶來的快速鎖定能力，為了清楚觀察到此一特性，本文以PFD_ET_D作為對照組，放入 PFD_ET_X電路模組作為實驗組，藉此觀察出PFD_ET_X局部線性化的特性以及和PFD_ET_D的差異。
圖5的Vin2深色線是PFD_ET_D、Vin3淺色線是PFD_ET_X，兩者的局部線性化現象在圖左幾乎是一致的，明顯的差異是在162微秒之後的波形變化，圖右可清楚看出在頻率跳躍的瞬間，在頻率跳躍之初PFD_ET_D即可產生線性控制電壓，然而PFD_ET_X卻要在150.3微秒之後才產生線性控制電壓，但是在153微秒之後隨即與PFD_ET_D的波形重疊。

這個現象可以解釋為何PFD_ET_X可在平時不須擾動，但是卻在頻率跳躍時有如擾動功能的局部線性化，原因在於PFD_ET_X將平時的電路運作方式設定在PFD_ET_N，並且在相位誤差(Phase Error)很小時一直保持在這個電路模式，但是只要相位誤差大於設定的誤差門檻時，PFD_ET_X將立即被設定在類似PFD_ET_D的電路模式。

由於擾動是由控制系統理論中的強健控制(Robustness Control)推導而來，然而將PFD_ET_X的電路架構經由CppSim模擬的結果，可發覺在PFD_ET_X電路上擾動功能是不須被加入的，但是由於CppSim是以系統模式來模擬，在此仍無法完全確定強健控制理論是否須因PFD_ET_X電路的實現而修正，因此必須再經過電路模式的模擬進一步確定。

除頻器面臨時脈推延設計挑戰

一般由可程式計數器來實作完成的除頻器並不考慮輸出時脈的工作週期，然而在頻率合成器的電路架構裡，壓控振盪器的輸出必須先經過除頻器將頻率降低之後，再送入相位頻率偵測器，如果是使用TSPC型式的相位頻率偵測器，必須使用輸出工作週期固定在50%的可程式除頻器，並以此作為頻率合成器中的除頻器。

在圖6有3個命名為Duty Divider的電路模組是可以固定工作週期在50%的除頻器，而這個電路圖是用來觀察Duty Divider的3種輸出波形，首先是固定時脈頻率的除頻輸出(Out)，也是用來觀察Out1和Out2輸出波形的參考波形，圖6下方利用 Random_Source電路模組製造一個時脈頻率會隨時變動的Out1輸出，這是用來觀察DutyDivider在鎖相迴路這種相位和頻率會隨時變動的系統應用中，是否仍可輸出相對應的50%工作週期。

在電腦產業中，為了讓實際量產的產品通過嚴格的電磁干擾檢測，會在系統時脈訊號加入擴展頻譜的功能，適時適量地改變數位時脈訊號的工作週期，此種方式不僅能降低電磁干擾的峰值功率，且不至降低系統整體運作效能。

因此圖6上方的Out2輸出，就是用以觀察在此設計的擴展頻譜功能是否正確地改變時脈輸出的工作週期，而Order=2就是設定工作週期的改變量。圖6中各個輸入參數是由參數檔1各別設定，在參數檔中的in_gl=10、step_time_gl=100e-6、end_time= 200e-6，與圖中Step電路模組搭配的意義，是讓Duty Divider從0～100微秒是除以10的除頻器，從100～200微秒是除以11的除頻器。這樣的驗證方法可同時觀察除頻器在偶數與奇數的模數 (Module)計數運作下，是否能輸出正確的工作週期。

在圖7下方的div_val的波形圖中，可看到在100微秒之前的模數是10，在100微秒之後的模數是11，對照上方的Out輸出波形在100微秒之前的方波數量有10個，之後則只有8個，而且工作週期都固定在50%。接著觀察Out2輸出波形，每個時脈的正緣皆與Out輸出波形的正緣重疊，但是工作週期並沒有固定在50%，這表示Out2的輸出已有擴展頻譜的功能。

在圖8下方是圖6裡的Vin節點與Vin1節點的數值對照，Vin的數值一直固定在-0.5，而Vin1的數值因 random_source的Order被設定在2.0，所以產生-0.5～1.5之間的隨機亂數，因此連接在其後的VCO電路模組隨此數值的變動而改變輸出端頻率，圖8上方是顯示Out和Out1在70～130微秒之間的輸出波形，而且Out1輸出的工作週期約略在50%左右，符合設計上的要求。

在實際電路裡，當頻率合成器的VCO被設計在10GHz以上的高頻率時，除了意味著前置除頻器(Pre-scaler)的高頻工作特性受到挑戰之外，連接在前置除頻器之後的除頻器也存在時脈推延的設計挑戰，原因就在於VCO往高頻率設計並不表示參考頻率會隨之提升，既然參考頻率沒有大幅增加，被牽連的就是除頻器模數增加，造成輸入除頻器之前的高頻時脈正緣與經過除頻器之後的低頻時脈正緣有明顯的時間差，改善這種時脈推延現象的做法之一，就是利用高速加法器搭配高速暫存器所組成的高速同步計數器。以下是Duty Divider的test.par參數檔。

解調變攸關通訊系統成敗

解調變的設計方法與技術攸關整個通訊系統成敗的重要環節，尤其是數位式行動無線電通訊系統。類比式通訊系統與數位式通訊系統的差異在於類比式系統不需通訊協定與數據框架的定義，即可傳送與接收類比訊號，也沒有基頻同步的困擾；但是兩者在解調變時，會有相同的問題，亦即接收機的載波頻率與相位必須和發射機的載波一致，才能正確地解調出原始訊息。想要達成行動無線電通訊傳輸，必須再考慮到杜普勒頻移(Doppler Shifting)的影響，亦即接收機所接收到的載波頻率，會隨著接收機的行進方向與運動速度而偏離發射機傳送的載波頻率。

由於數位式通訊系統必須明確定義出通訊協定與數據框架，而且在數據框架裡一定會有前置同步訊號的定義，隨後通常是定義4,096位元組以內的資料欄位，最後定義一個框架檢查碼的欄位，每當一個數據框架傳送之後，發射機的任務就會暫時停止，並準備傳送下一個數據框架。由此可知，在每次接收數據框架裡的資料欄位之前，都須讓接收機與發射機達到載波同頻與基頻同步，而且每次傳送的時間都很短暫。再者，行進方向與運動速度也不可能在瞬間產生很大的變化。

如上所述，只要在數位式行動無線電通訊系統定義出一個傳輸量適當的數據框架並提高資料傳輸率，讓接收機調整到正確的載波頻率與相位之後，再鎖定目前的頻率。

在整個數據框架接收結束之前，可以忽略杜普勒頻移所帶來的訊號誤差，如此即可完成一個數位式行動無線電通訊系統的解調變。在解調變的架構中，所設計出來的相位頻率偵測器的優劣，決定了前置同步時間的長短，以及數位基頻訊號在解調之後的位元錯誤率。

藉相位頻率偵測器抑制週期滑動

用於主時脈倍頻的鎖相迴路晶片(亦即可程式頻率合成器)不能一次大幅改變主時脈頻率，而必須在程式碼中利用迴圈設計法，以步階方式來變更主時脈頻率。

然而這個現象就是Michael Perrott教授提到的週期滑動，而且嚴重的週期滑動會導致相位偵測器的輸出值在偵測範圍內快速交替，可能會因鎖相迴路有限的頻率鎖定範圍，而使鎖相迴路不再鎖定。

由此可知，相位頻率偵測器的改良設計不僅能讓鎖相迴路有更短的鎖定時間、更快的頻率追隨速度與更低的相位雜訊，同時也能有效抑制週期滑動所帶來的不穩定因素。

(詳細圖表請見新通訊元件雜誌67期9月號)