基於突破性的優異電傳輸特性，低維度奈米材料，包含一維奈米碳管(Carbon nanotube, CNT)和二維材料(2D materials)被評估為未來先進半導體的候選材料。然而，在進入實際的半導體元件整合上仍存在許多瓶頸，這包含晶圓級低缺陷與大面積的定向性合成、可控性組裝等技術仍有待突破。其次，如何與目前矽基半導體製程相容，亦存在許多障礙。本文將介紹低維度材料的合成與組裝之關鍵技術，以及未來元件應用上的獨特優勢。
矽基電子元件隨著未來元件的尺寸微縮，即將逼近其物理極限，而尺寸微縮也帶來新的問題與挑戰(如短通道效應、穿隧效應、載子遷移率大幅降低或雜訊干擾等)。2019年4月的「超大型積體電路國際研討會(VLSI-TSA/DAT)」，IBM Ghavam Shahidi提出目前半導體最新製程正面臨功率改善放緩的問題，1965年被提出的摩爾定律，提到在CMOS先進製程上，每個奈米節點演進，都伴隨著電晶體數量增加與對應的性能提升。
如此，每個世代都較前一世代節能70%以上；然而，在14奈米以後，功耗改善程度，已明顯的放緩。換句話說，未來對高速運算的晶片需求(AI、5G等)提升下，晶片耗能將逐步提升。而要突破這些在性能和功耗的極限，需要探索新材料和元件架構。
低維度奈米材料備受關注
近期，低維度奈米材料，包含一維奈米碳管和二維材料被評估為未來先進製程的候選材料。其中2D材料(如MoS2、WS2、MoSe2、WSe2等)，具備原子層的厚度，近年來於元件通道的應用上獲得很大的關注。特別是當通道厚度降低至3nm以下，矽基材料的載子遷移率(Mobility)大幅下降，然而2D材料仍可有效的傳輸。
此外，2D材料的多樣化堆疊，也產生了新的物理現象和突破性的優異電傳輸特性。另一方面，1D的CNT具有彈道傳輸特性(Electron transport is ballistic)，應用於半導性CNT作為電晶體通道(圖1)，展現了高的mobility和極小化之短通道效應，近期的研究已經顯示在5nm閘極長度的CNT電晶體，於功耗和效能上都優於Si CMOS，特別是過去十年來，發展高純度且均一性之半導體性CNT的技術獲得很大進展，已經能看到其在實際元件整合和應用的可行性。此外，未來的元件於3nm以下將進入環繞閘極的電晶體(GAA)，對於1D CNT半導體通道來說成為理想的材料選擇。
圖1 1D半導體CNT通道整合於GAA-FET元件架構
然而，雖然上述的低維度材料具備適當的能隙、高載子遷移率與導通電流、低功耗、材料穩性等優異的特性，但在進入實際的半導體元件整合上仍存在許多瓶頸。首先，就材料的合成品質而言，2D材料過去藉由化學氣相沉積法(CVD)的方式進行合成，仍存在高缺陷，且晶圓級的高單晶2D材料生長技術目前仍難以克服；而CNT的部分，大面積的定向性、可控性組裝排列技術仍有待突破。
其次，在元件製程整合的方面，也存在許多關鍵技術需要克服，包含缺陷檢測技術、金屬接觸阻抗、介面材料(Low-K/High-K)於元件傳輸特性之影響，特別是這些低維度材料的合成、圖案化等步驟如何與目前矽基半導體製程相容，仍存在很大的落差。這反映在後段的低溫製程(BEOL)，其製程溫度需低於450度，而2D材料的典型合成溫度(>500oC)皆高於此限制，也因此大幅限制低維度材料的實用性與整合性。
此外，這些1D與2D通道的尺寸微縮如何影響電子傳導，以及與其接觸的界面和晶格缺陷如何影響電荷傳輸，目前仍有許多的物理模型尚未建立，對於未來的元件尺寸設計和可容忍之缺陷密度的評估，需要由更多理論計算的模型來支持。
最後，目前在1D/2D材料大多停留在平面型FET或鰭式電晶體(Fin-FET)的驗證，而次世代的元件需要有更好的閘極可控性，因此新型元件架構如環繞閘極的電晶體將是理想的選擇，低維材料目前在特性驗證上趨於成熟，但仍有許多關鍵需要克服，下述將針對低維材料的發展與獨特性的應用進行說明。
低維度奈米材料為先進製程帶來新契機(2)
低維度奈米材料為先進製程帶來新契機(3)