半導體產業40多年來一直照著摩爾定律(Moore's Law)快速發展，目前來到相當於一百個原子大小的10奈米(nm)階段。但能量帶不連續和局限電荷輸送等量子現象，對尺寸的影響越來越大。照這樣下去，發展穩健的互補式金屬氧化物半導體(CMOS)技術，尤其是對典型的陣列架構的記憶體，將會面臨到許多問題和挑戰。
半導體產業40多年來一直照著摩爾定律(Moore's Law)快速發展，目前來到相當於一百個原子大小的10奈米(nm)階段。但能量帶不連續和局限電荷輸送等量子現象，對尺寸的影響越來越大。照這樣下去，發展穩健的互補式金屬氧化物半導體(CMOS)技術，尤其是對典型的陣列架構的記憶體，將會面臨到許多問題和挑戰。
在2000年初期，微縮趨勢由動態隨機存取記憶體(DRAM)引領；到2010年末期，NAND Flash超越DRAM，將微縮發展到20奈米節點。但二維(2D)NAND裝置受到本質上的局限，預計在未來的3至5年內就會達到10～12奈米節點的上限。除了尺寸的微縮外，提高速度和降低功耗，對新行動聯網時代的記憶體裝置來說也很重要。
研究社群早在10年前，當堆疊式2D NAND和堆疊式2D二極體+SiO反熔絲一次編程(OTP)記憶體等概念被提出時，就發展出三維(3D)架構。但除了堆疊式OTP記憶體外，3D架構從未成功打入高密度記憶體的商業市場。例如為垂直NAND開發高遷移率的矽通道，以及高深寬比(HAR)特徵(>50:1)的蝕刻和沈積等複雜的製程挑戰，都是3D記憶體架構要實現前必須克服的問題。除了2D堆疊，新出現的相變隨機存取記憶體(PCRAM)、電阻式RAM(ReRAM)和自旋轉移力矩RAM(STT-RAM)等技術也都具有高速和低功耗的潛力。
綜觀新興記憶體技術
以下介紹PCRAM、ReRAM、STT-RAM等三種新興的記憶體技術，以及它們的發展源由。
PCRAM
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| 圖1 PCRAM、ReRAM和STT-RAM的物理特性 |
PCRAM解決方案最早由Stanford R. Ovshinsky在1960年代提出，係透過電流加熱硫屬玻璃，運用材料相變的物理特性(圖1a)。
它的架構是將相變材料夾在兩層金屬中間，當施加電壓更高的高速電子脈衝，產生所需的熱，將相變材料熔化及冷卻後，相變材料將會從結晶狀(低電阻，二進位制中的1)相位轉換為非結晶狀(高電阻，二進位制中的0)相位。
反向變化的發生，則是施加更長時間的低電壓的電子脈衝，讓晶格發生排序。接著再使用其他的低電壓電子脈衝，讀取電阻的0和1狀態。所有電子脈衝均使用相同極性，也就是所謂的單極性作業。
PCRAM具備高速、耐用且可微縮擴充的優點。但也存在高編程電流密度、小尺寸熱干擾、整合期間熱不穩定性，以及裝置操作期間的材料可靠性等問題，假如要與現有的技術競爭，這些問題都必須克服。為了解決這些問題，業界已提出幾種解決方案，包括改善加熱器的設計以提升熱傳輸效率並降低高電流密度、運用低熱傳導性的材料以改善熱隔離，還有調整沈積和整合製程以提升單元的可靠性等。
ReRAM
ReRAM起源於1960年代從許多材料系統中發現的負電阻特性。在過去10年裡，研究人員將金屬-金屬氧化物-金屬的三層式架構整合到CMOS製程中，將此特性運用到高密度的記憶體。從最近的實驗中證實了早期的推論，ReRAM機制是一種絲狀現象(圖1b)，藉由管理介電質的電子崩潰程序(成形)來形成傳導路徑。氧原子從金屬原子釋出時，就會形成傳導性相位材料的路徑。當電流穿過傳導路徑時，所產生的熱會使氧原子回到傳導路徑，將材料還原為非傳導性相位。要進一步強化這個交換的過程，可施加兩個不同極性的電場，讓帶負電荷的氧原子移動一個介面，如此只需要一小部分的氧原子就能在微微秒(ps)或奈秒的時間內形成高電阻的薄絕緣層。接著再重新施加電場，即可還原傳導路徑，這些重複性的作業於是構成記憶體裝置。
ReRAM具備高速、適當的耐用性、比PCRAM更低的功耗，還能微縮至10奈米。不過，高密度電流(一般為10～20μA)在通過奈米級的細絲時，會使該區溫度升高，因而增加材料間發生其他作用的風險。
高速的細絲啟動所產生的電容式放電，會加速介電質的磨損、讓可靠性下降，並使細絲的初始化(成形)和長時間的尺寸發生變動(兩者均為高度隨機性)，這些問題將導致單元之間及週期之間的穩定性下降。
其補救方式包括，將不成形的薄膜堆疊最佳化(成形電壓會隨氧化物厚度減少呈線性下降)，並使用高運作效率的金屬抑制穿隧電流，以提高「導通」電阻，進而降低重置電壓和編程電流。
STT-RAM
磁性記憶體大約是在20年前發現巨磁阻現象後提出，此現象顯示，堆疊式磁性材料的電阻會在各種材料的磁偶極極化呈平行排列或非平行排列時隨之變化。在過去10年裡，曾出現過多種採用磁性材料的隨機存取記憶體(RAM)技術。其中一項技術使用磁穿隧接面(MTJ)，提高平行和非平行狀態間的電阻變化(圖1c)。MTJ的頂層和底層為鐵磁性材料，中間以薄絕緣層隔離。當出現可傳導極化電流的中間介電層時，電阻Delta便會提高。當其中一個鐵磁性電極預先磁化為特定極性，另一個極性則透過電流所引起的電子自旋予以改變，如此便會形成STT-RAM裝置。
STT-RAM具備20奈米以上的擴充性、優異的耐用性(超過1015個週期)、更低的功耗和高速等優點。但其在生產上仍存在許多問題，包括從架構材料的複雜性，到製程整合等。半導體產業對磁性薄膜的處理認識不夠深，且裝置又是由許多材料特性各不相同的超薄層(奈米等級)組成。沈積和蝕刻製程必須做到近乎原子級的控制，確保優異的均勻度和可忽略的表面粗糙度，才能滿足高穿隧磁阻率的需求。此外，製程期間須保持極度乾淨，以免副產物或殘餘物再沈積，而導致短路。
解析新興3D架構
2D堆疊、3D X-Bar架構、3D垂直架構是近來頗受注目的新興3D架構，以下分別加以說明。
2D堆疊
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| 圖2 (a) 2D NAND堆疊，使用單一結晶矽層堆疊。(b) TSV技術使用垂直金屬導通連接電路的輸入/輸出。 |
2D堆疊這一種3D架構的作法，是將2D裝置堆疊，藉由使用相同的電路將各層記憶體陣列進行連接(圖2a)。直通矽穿孔(TSV)技術則透過垂直金屬導通，只連接電路的輸入/輸出(圖2b)。前一種方法已成功應用到NAND，使用外延矽堆疊NAND串列。此種方法可將每單位矽面積的位元密度提高n倍(層數)，但它須仰賴可靠但昂貴的絕緣層上覆矽製程。因此，此種方法仍未商業化。
3D X-Bar架構
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| 圖3 a) OTP 3D X-Bar記憶體堆疊，及多晶矽PIN二極體選取器和反熔絲記憶體。反熔絲經過修改可加入金屬-絕緣層-金屬ReRAM單元。b) 加上多晶矽PIN二極體選取器堆疊的PCRAM。 |
3D X-Bar架構是將功能性元素(單元)與本機控制裝置(選取器)堆疊在一起，如此可避免寄生路徑電流，並將這些單元層連接至底層矽上的電路。透過這種方法，純矽PN接面已經可以運用到PCRAM，另外使用多晶矽的PIN二極體也已經開發(圖3)，並發展為標準CMOS製程的2D PCRAM+二極體單元堆疊。目前的堆疊只能做到一層，因為矽製的PN和PIN的處理溫度遠超過PCRAM材料的溫度容許範圍。
PN和PIN二極體兩者均相容於單極切換材料，如PCRAM材料。矽PN二極體的堆疊能力有限，因為需要高品質的結晶矽，以得到較低的逆向電流和高崩潰電壓。使用低壓化學氣相沈積形成的PIN二極體確實能提供所需的堆疊，但伴隨傳統高溫的快速熱退火摻雜活化而來的熱滲透，卻使這種方法不適用於PCRAM。相較之下，雷射退火施加高溫的時間非常短，可避免熱轉移到相變材料，是一種值得深入調查具有前景的替代方式。
也有人嘗試用金屬氧化物來製作PN接面二極體，它可以在低溫下進行堆疊和處理，但發現其電流密度遠低於1MA/cm2，無法滿足PCRAM(10-50MA/cm2)和目前ReRAM單元(1-10MA/cm2)的需求。雖然PN和PIN二極體已經過長時間的研究，但仍沒有報告顯示它們可以微縮到20奈米，因為二極體會隨著表面再結合狀態的敏感度提高而變得難以微縮。
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| 圖4 不使用微影技術的3D NAND電晶體方法：Pipe-shaped Bit-cost Scalable (P-BiCS)、Terabit Cell Array(TCAT)和Dual-control Gate-surrounding Floating Gate(DC-SF)。 |
雙極作業的設置(從高到低電阻)和重置(從低到高電阻)電壓方向相反，展現出比單極作業更穩定的ReRAM效能。STT-RAM也需要雙極作業，因此ReRAM和STT-RAM都不相容於PN或PIN二極體，但有一個例外。當其中一項作業(設置或重置)在接近崩潰的逆向極性短時間需要極低的電流密度(<0.1MA/cm2)時，才能使用PIN二極體。最近的研究指出，具有明顯非線性的N+P-N+二極體可在雙極作業中發揮效用。從N+P-N+的模擬顯示，所需的1MA/cm2電流密度可在3伏特(V)(編程)達到，另外10A/cm2可在1.5伏特(讀取和取消選取時)達到，多達105倍。
3D垂直架構
近幾年業界提出了許多微縮方法，不須要仰賴成本高昂的高解析微影技術(圖4)，但這些方法基本上都是將NAND串列從平面轉成垂直，以提高位元密度。串列內的單元數增加時，位元密度也會隨之提高。3D架構的單位串裝置配置通常為6F2(2F×3F)，其中2F方向為垂直的通道，而3F為側面的字元線(WL)和隔離。表1比較2D NAND多層單元(MLC)和3D NAND單層位元(SLC)在50奈米和40奈米節點下24、32、48和64單元垂直串的有效位元面積。
2D NAND位元面積=4f2/2，其中f為半間距及節點
3D NAND位元面積=6F2/n，其中F為半間距，n為串列內的單元數
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| 圖5 體積精簡的3D ReRAM設計提案。 |
垂直架構係針對3D ReRAM提出，藉由共用WL以產生4F2的垂直單元串，使其位元密度較高；同時，也建立兩個實體位元(圖5)。此種設計的有效單元尺寸與2D NAND的關聯如下：
4f2/2=4F2/2/n --> n=(F/f)2
因此，40奈米節點3D ReRAM 16單元串的位元面積與10奈米2D MLC NAND相同。此外，ReRAM的操作電壓也較低，因此可減少許多電路面積。
不過，這種3D ReRAM設計尚無法發揮所需的裝置效能。第一項需求就是做在40奈米孔洞內的裝置必須同時具備切換和自整流功能。透過偏壓架構進行選取和取消選取，將寄生路徑電流減到最低，例如選取位元加以高電壓偏壓(正極和負極)可進行程式編程，而取消選取位元(剩餘位元)則在低電壓偏壓，以避免意外的程式編程。在多數情況下，低電壓為高電壓的一半，這同樣也適用於讀取時。目前已知，寄生路徑電流取決於陣列區塊內的位元數量：位元數量越多，電流就越大。假如裝置具備自整流或非線性行為，則可抑制寄生路徑電流。
第二項需求是低電流作業。切換材料沉積後，垂直金屬線的直徑須介於20?30奈米，線路電阻次序為100Kohm(同時考慮側面的線路)。操作電流位在高端的10微安培(μA)時，需要額外的1伏特用於遠端存取位元。編程電流為1微安培時，電壓差僅0.1伏特，為多數電路可處理的範圍。
第三項為更高的開關切換率，除提供更大的間隔以協助感應電路外，也須透過更有效率的整流，在特定百分比的位元處於「關閉」狀態時增加陣列區塊的大小。
新記憶體架構面臨挑戰
新記憶體架構所面臨的挑戰，可以從位元成本及效能兩方面來加以探討。
位元成本
隨著NAND尺寸的微縮，位元的製造成本也跟著降低，製造效率也獲得提升(提高裝置產量，降低作業成本)。採用新架構後，不只要重新學習提高裝置產量的方式，也須採用新設備，因此一般來說會使製造成本上揚。但理想上，新架構應該能將目前的成本往下降低30%。因此第一代新架構在相同晶片尺寸的製造成本必須減少30%，如果製造成本保持不變，那就是晶片尺寸必須縮小30%。
2D堆疊架構能提高每單位矽晶片的密度。由於所有的層都有必要，因此製程數量也保持不變。只需要一套電路，因此可以從周邊省下部分成本，但結晶矽層的基本需求卻讓成本難以下降。假如利用雷射熔融退火等方式來製造矽層，第二層以上因為不需要電路(通常占晶片的30～40%)，所以可製造額外的陣列。只不過，這些優點仍不足以推動商業量產。
3D X-Bar架構可讓2D堆疊成真，不需要結晶矽層。透過金屬互連，就能連接不同的記憶體層。電路可埋在記憶體層底下，以縮小晶片的尺寸，或引進更精細的電路(如加入控制器)做為系統解決方案。整體來說，此架構的成本大部分取決於sub-20奈米高解析微影技術。只要某種簡單且符合成本效益的微影技術方式能通過考驗(如壓印)，3D X-Bar架構的成本就能大幅降低，而且也能商業化。
3D垂直架構將微影技術嚴峻的需求轉化成3D形式，帶來高深寬比方面的重大挑戰。雖然未來微影製程技術的成本可能會進一步下降，但高深寬比的問題卻會使製程生產力下降，尤其是對蝕刻製程。其他像是高階梯覆蓋率的新材料沉積和高深寬比架構蝕刻後清潔等製程，在一開始都也會增加製造成本。但終究來說，隨著製程技術的改善，高深寬比架構的製造成本終將會降低。
效能
2D堆疊不會改變裝置的效能，只會提高記憶體的密度。NAND裝置的效能目前主要是透過系統層級的解決方案加以改善，例如編程演算法和控制器等。TSV經證實可大幅改善效能，而且從商業方面來說也是可行。3D X-Bar架構不會因受到限制而使NAND變慢，但經過修改後可運用到速度更快的PCRAM和ReRAM，大幅提升其效能。
此外，記憶體陣列底下嵌入大面積的矽，讓產品有機會設計出優秀的電路架構和精細的控制器，進一步提升效能。未來的電腦系統都能從這類的子系統層級裝置獲得好處，整合並得到最佳的電源、速度和密度等效能。
3D NAND架構能夠克服2D NAND的限制，如裝置微縮所導致單元間的干擾。架構使用電荷捕獲方式取代多晶矽浮閘，克服小尺寸會有的電子短缺問題。但是架構本身卻存在通道遷移率等基本面的問題。跟2D NAND類似的是，當通道尺寸縮小時，電阻會提高，使讀取變得更困難，因而讓效能下降。3D NAND的多晶矽通道電阻更高且遷移率更低，因此需要更好的電路、演算法和控制器，才能達到與2D NAND相同的效能。
對3D ReRAM來說，可透過個別裝置來提供速度和電壓等正面的特性，但其高編程電流必須降低，才能符合低功耗作業。此外也必須降低電流，以減少金屬線路內提高的電阻。為達到最佳的可靠性，電流電路架構必須予以簡化，以確保可預測的切換行為。
在電腦系統內，DRAM是當作中央處理器的緩衝記憶體，NAND則用於儲存，例如固態磁碟(SSD)。整個系統必須以最佳的速度運作，讓這些元件依階段取得適當平衡。目前最大的隔閡(通常稱為「記憶體牆」)是DRAM和SSD-DRAM採用10奈秒為單位運作，而NAND以100微秒為單位運作。如此不對等的情形會使速度和電源效率不彰，但只要額外加入以微秒速度運作的非揮發性記憶體，就能大幅改善。採用3D X-Bar記憶體架構，透過非揮發性作業、次微秒速度和1G～4GB的高密度，來符合30～40奈米技術的這些需求。
現有製程及設備升級刻不容緩
藉由使用現存的裝置，2D堆疊就能有效提高位元密度。但結晶矽薄成形的基本需求降低其商業化潛力，讓這種方法的成本節省效果比不上其他作法。3D垂直架構能有效降低位元製造成本，而不用仰賴超紫外光(EUV)微影技術。此類架構在實作時，必須克服其基本裝置需求為製程(創新的材料特性)和設備(準確的原子等級控制)帶來的挑戰。3D X-Bar堆疊提供有效的選項，能夠克服30～40奈米節點的記憶體牆，還能透過EUV和壓印等更精準的微影技術實現位元微縮。裝置設備仍會隨著特徵尺寸的不斷縮小，持續為製程和設備帶來新挑戰。
(本文作者為應用材料公司半導體系統事業群總經理)