在電晶體的發展之下，人類的生活得以大幅改變，不論是手持裝置、大型設備或是任何其他高科技產品，無不需要高性能電晶體的協助方能成形。而為了突破現有的物理與成本限制，不少半導體業者開始朝向三維晶片邁進，期望透過立體化的概念，為既有封裝技術翻開歷史性的一頁。
摩爾定律(Moore's Law)指出，晶片上之電晶體數目，每兩年就會增加一倍，也就是說，晶片的價錢若非降低50%，即為功能倍增。
製程微縮陷瓶頸 3D IC成主流
此法則在過去20～30年間一向進行得很好，但近年來，這個法則進展的並不順利；其主要原因在於晶片的製程技術已經接近了物理的極限。舉例來說，目前前瞻技術研究的元件物理尺寸為15奈米。但15奈米約為頭髮直徑的萬分之三，要將頭髮直徑萬分之三的線準確劃分、或是挖一個直徑萬分之三的洞，都極為困難。此外，就算技術水準可以做到，要達到上述目的之製程勢必昂貴，而是否符合經濟效益也是一個問題。
由於上述挑戰，因此業界開始思考如何在滿足上述情況，維持相同的價格下，且創造更多的功能。而3D IC就是在這種時空環境下應運而生。
要了解為何3D IC能夠擁有上述的優點並不困難，只要以人們如何解決居住問題就可輕易比喻。在平房無法容納居住人口需求的情況下，多數人便會選擇興建樓房。因此，3D IC就是蓋IC的高樓。
但是，對於半導體產業有所了解的讀者就會發現，3D IC的執行與實現難度，遠高於把IC逐片層疊。如同一般建築工程在興建高樓時不會只是單純的把平房堆疊起來，而是須要鋪設各種管路；3D IC也必須在IC與IC間建立起這些連接網路才行。與高樓不同的是，IC與IC之間只須要埋電壓電流訊號的打線即可。這些管線，便稱之為矽穿孔(TSV)。
萬丈高樓平地起 打線鋪設至為關鍵
TSV的問世，不但打破了平面晶片設計的門檻，也大幅提升了應用的可行性。不過，要在晶圓上進行TSV製作，仍有極大門檻須要突破。
眾所周知，晶片是製作在矽晶圓上，但其實矽晶圓的厚度僅約有700～800微米(μm)。然而，晶片真正有功用的部分只有晶片表面1微米左右的厚度。
如果同樣以高樓為喻，就好像居住空間只有1%，而剩下的99%為樓層板。與樓層板不同的是，蓋高樓時工程人員先埋管再填水泥蓋樓層板；但在3D IC的製程上，設計人員事先製作好樓層板再挖管道。而因為各管道須與其他IC的管道連結，所以勢必挖穿樓層板(即矽基板)，再彼此連結。
當然，為了方便挖掘，基板的厚度自是要越薄越好。基板越薄，除了考量挖穿基板所需的時間就越少，量產的成本就越低外，挖洞的大小也是主要考量之一。基板厚度越厚，洞的尺寸就須越大，反之亦然。
然而，雖然「基板的厚度越薄越好」是既定的真理，但仍有諸多挑戰須要克服。如為了基板的薄化(即磨薄)，首先要克服的便在於如何處理這超薄的晶圓。從物理特性來說，當晶圓磨薄至50微米之後，晶圓基本上就像紙張一樣是可撓性的。這樣的可撓特性，也造成了後續製程的問題。
而為了進行後續的製程，這些晶圓必須貼在一個載盤(Carrier)上。當所有後續製程完成後，晶片就必須從載盤上剝去。然而，這項看似簡單的黏貼與剝除動作，卻是3D IC製程中最為困難且複雜的部分。幸運的是，這個部分目前各界已經投入相當多的研發資源，可望有所改善。
而相較於薄晶圓的處理，TSV的製程就來的相對簡單。這些製程可以沿用傳統的IC製程或者微機電系統(MEMS)製程。而TSV製程目前最需考量的就是成本問題，如何降低TSV成本到遠低於IC製程成本，就是TSV最大的挑戰。
TSV製程多樣化 Via Last/Via Middle各具優勢
TSV在製程技術上的挑戰主要在成本問題。而跟成本密切相關的部分，就在於製程的步驟、材料與及機台設備等因素。而在這些因素當中，製程步驟更是最具決定性的因素。其原因在於，製程步驟會影響材料的選擇以及機台設備的運用。
TSV其多樣化的特性，乃是因為它不像IC製程一樣，是由下而上(Bottom Up)的製程方式。這好像一個建築師在蓋高樓時，先在地面上將每一層樓製作好，再將其堆疊黏合一樣。
在這樣的工法下，如果工程人員要開挖管道，就會有許多方式，例如可以在各層樓板開始製作時便開始挖掘，這在TSV的製程中稱之為Via First。或者，工程人員也可以在各層樓板鋪好後再開挖，這個工法便稱之為Via Middle。至於如果等整層樓都蓋好了，甚至等堆疊好了再挖，便是Via Last。
當然，這些工法都各有其優缺點，而目前看起來最可能被淘汰的則為Via First製程。由於在IC製程中，前段製程動輒有上千道的製程步驟，如果先挖好TSV之後再製作元件，就必須保證TSV所用的材料不會劣化或污染，並進而影響元件品質。但在現實中，這是十分困難的事。所以，一般認為Via First早已經出局。
至於Via Middle跟Via Last在未來的發展上，就各具先天的優勢。首先看Via Last技術，在此技術中，TSV是屬於後製製程，也就是基本上可以在晶圓都製作好後再挖TSV。
這種工法的好處是，TSV的製作可以跟晶圓製作完全分開。甚至，可以某種程度跟晶片設計分開。如此一來，無晶圓(Fabless)業者跟封裝業者(Package House)就有比較多的揮灑空間。舉例來說，無晶圓廠商可以請台積電製作晶圓，請日月光進行TSV、再請矽品完成封裝，且無晶圓廠商也可以達到重複使用矽智財(IP)的目的。
之所以會說「可重複使用IP」，是因為對晶片設計業者來說，如果該業者向矽智財供應商(IP Vender)採購了一個0.18微米的非彈性化矽智財(Hard IP)，但如果該業者想要在65奈米(nm)製程中重複使用，就必須再花一次錢。然而，如果使用Via Last製程，這個無晶圓廠就可以輕而易舉地將0.18微米的Hard IP跟65奈米的設計結合在一起，而毋須再支付一次IP花費。
Via Last的缺點在於因屬後段製程，所以，在孔洞大小及間距上有其限制。所以，如果需要非常高密度TSV的時候，Via Last就會遇到瓶頸。
反之，Via Middle的優缺點與Via Last正好相反。但必須注意的是，Via Middle可視為IC製程的延伸，所以，晶圓代工廠扮演了最重要的角色。
就TSV的發展趨勢，初期因為Via Last的便利性及經濟性，會具有較大的優勢。然而，隨著晶圓代工廠不斷的投入以及客戶對TSV的掌握性需求，Via Middle還是具有相當好的未來性。
工具/測試仍有挑戰 3D IC穩健發展
除了製程的挑戰之外，3D IC還有其他相當大的挑戰須要跨越，如設計軟體的支持度便是一例。在傳統的二維設計中，有不少工具軟體可以進行設計，尤其是數位電路的部分更是至為關鍵。然而，在3D IC的設計中，現有的電腦輔助軟體還能否運作良好，恐怕是個大問題。此外，TSV如何測試，尤其如何完成非破壞性測試，也是一個問題。
最後，目前業界公認最大的問題在於散熱。以往一個封裝系統內只有一顆晶片，但現在有數顆晶片，如何讓這些晶片散熱良好，將是一個相當大的挑戰。而散熱衍生出來的問題便是，在3D IC的設計中，其好壞如何定義、如何改善，都會是關鍵。
然而，無論如何，3D IC依舊會是未來之趨勢，然目前仍須各方先進投入研究，才能解決材料、設備、製程、測試乃至電腦輔助設計的問題。
(本文作者為台灣愛美科經理)