結構化ASIC是FPGA和標準單元ASIC設計兩者之間的折衷方案。結構化ASIC可實現標準單元ASIC的性能和功耗，而每單位的成本則比FPGA低，有助於降低總體開發成本...
結構化ASIC是FPGA和標準單元ASIC設計兩者之間的折衷方案。結構化ASIC可實現標準單元ASIC的性能和功耗，而每單位的成本則比FPGA低，有助於降低總體開發成本。如今結構化ASIC的價格已低至15美元，系統性能則達到350MHz時，足以成為ASIC替代方案，同時減少DSP應用設計的風險，並降低開發成本。
FPGA所具備的設計靈活性和大傳輸量特性，使其成為傳統數位訊號處理(DSP)元件可靠的晶片解決方案，例如無線基地台、醫學影像和圖像記錄等高性能DSP應用。在很多情況下，FPGA和高密度ASIC、DSP一起配置在同一塊電路板上。通常由ASIC和FPGA分擔的硬體功能現在主要由FPGA來實現，這是因為FPGA能夠為DSP提供最具成本效益的方案，廣泛應用於各種領域。
標準單元ASIC由於其性能、密度、複雜的邏輯設計和每單元成本優勢而成為常用元件。但是，這一類ASIC同樣會延長產品上市的時間。此外，由於開發成本較高，特別是功能需求改變或者產品沒有達到預期產量時，將會帶來很大的投資風險。例如，許多公司在開發ASIC實現3GPP標準蜂巢式基地台的DSP功能時，經濟損失極大，原因就在於該標準在其制定過程中總是不斷變化。
相較之下，FPGA不但具有較高的傳輸量和靈活性，還比傳統DSP處理器具有更基本的資料處理能力。由於FPGA可以在硬體中重新配置，因此能夠提供完整的硬體訂製功能，擔任各種DSP功能。FPGA還具備對關鍵DSP應用非常重要的特性，如嵌入式記憶體、DSP模組和嵌入式處理器。
例如，採用90奈米技術製造的FPGA可提供多達96個嵌入式DSP模組，384個420MHz 18×18乘法器。這相當於每秒執行超過160-giga次乘法的傳輸量，性能比當今市場上最快的DSP還要超出30倍。FPGA提供更多的可編程邏輯單元，實現增強訊號處理功能，如Rapid I/O等高速介面以及DDR2控制器等外部記憶體介面。由於FPGA可提供高達8Mbits的大容量嵌入式記憶體，因此在某些應用中可以不再需要外部記憶體。
結構化ASIC是FPGA和標準單元ASIC設計的折衷方案，也是開發人員在高性能與大量的DSP應用中重新考慮是否使用傳統ASIC的另一個原因。結構化ASIC可實現標準單元ASIC的性能和功耗，每單位成本則比FPGA低一個數量級，總體開發成本非常低。
從晶片的角度來看，結構化ASIC在預加工基本陣列方面與FPGA非常相似，對給定元件都提供預定義邏輯、記憶體、時鐘網路和I/O資源。採用90nm製程技術製造的最新一代結構化ASIC可提供高達2.2M的ASIC邏輯門，以實現邏輯和DSP功能，以及DSP模組專用的1.4M邏輯門和8.8Mbits記憶體。
針對FPGA設計的DSP開發流程也可用於實現結構化ASIC，如標準合成、驗證、時序分析和等價檢驗工具等。該開發流程為由硬體和軟體劃分的DSP系統提供系統級整合能力和靈活性。此外，可以組合各種開發工具來實現完整的設計平台，使用戶在單一系統中能夠獲得硬體和軟體組合性能和靈活性優勢。
面對結構化ASIC的完整DSP系統設計，需要高級演算法和硬體描述語言(HDL)開發工具支援。最近幾年中，用於實現FPGA和結構化ASIC的MATLAB/Simulink工具得到了廣泛應用。這種工具使系統、演算法和硬體設計人員能夠共用一個通用開發平台，從而縮短產品上市時間。而MPEG4、JPEG2000、H.264視訊壓縮和WiMAX前向錯誤改正等演算法矽智財(IP)針對FPGA和結構化ASIC進行最佳化，也進一步縮短產品上市時間。
但是，如果經過驗證的初始FPGA設計並沒有作為結構化ASIC而去實現大規模量產產品，此一開發過程將會與標準單元ASIC具有同樣的風險。為降低這種風險，設計方法必需支援FPGA原型至結構化ASIC的無縫移植。同樣地，系統應支援FPGA和結構化ASIC接腳對接腳相容，這樣可消除系統重新開發和驗證造成重新運行設計案和計畫進度的壓力，從而節省大量的成本，帶來前述的產品及時上市優勢。
在以往，開發人員不得不採用標準單元ASIC來實現其價格、面積和性能目標。但是在當今市場上，不斷增加的競爭壓力和更短的產品生命週期使設計人員沒有足夠的時間來開發和細化性能更高、更複雜的設計，這些設計通常需要較長的驗證和模擬週期。當結構化ASIC的價格已經低至15美元，密度高達2.2M ASIC邏輯門，系統性能也達到350MHz時，已經能為開發人員提供標準單元ASIC合適的替代方案，在大量的DSP應用中，將設計風險、開發成本以及產品及時上市的代價降到最低。