JESD204B串列資料連結介面是針對支援更高速轉換器不斷成長的頻寬需求而開發。作為第三代標準，它提供更高的通道速率最大值每通道達12.5Gbps，支援確定性延遲和同步幀時脈。此外，能輕鬆傳輸大量待處理的資料，進而充分利用更高性能的轉換器以及與之配合的通用型FPGA。
FPGA供應商已討論了許多年有關數Gbps等級串列/解串(SERDES)介面的話題，雖然過去大部分類比數位轉換器(ADC)和數位類比轉換器(DAC)並未配備這類高速序列介面。FPGA和轉換器沒有統一的序列介面造成無法利用SERDES的高頻寬，然而JESD204B相容型轉換器能夠解決這個問題，但人們針對這種新功能提出了一些問題。
8b/10b編碼解決差分串列資料流程
無法確保差分通道上的直流平衡訊號不受隨機非編碼串列資料干擾，因為很有可能會傳輸大量相反的1或0資料。透過串列鏈路傳輸的亂數據還可能長時間無活動狀態，並在相對較長的時間內為全1或全0。
發生這種情況時，未編碼串列資料流程的直流平衡會偏向高位準或低位準兩種極端情況中的一種。此時，若鏈路上再次傳輸有效資料，則很有可能發生位元錯誤，因為線路需重新建立偏置。另外，一個長期的問題是電子遷移，因為差分對的一路長期保持對另一路的固定位準。為了克服這些問題，通常在差分串列資料流程中採用8b/10b編碼方案。
8b/10b編碼採用10個資料位元，透過查閱資料表方式從源端發送器發送8位元初始資訊。這種方式具有25%的固定開銷(10b/8b=1.25)，效率較低。此外，編碼允許每個10位元符號傳輸至少3位元，但不超過8位元的資料。這樣可確保接收器有足夠的轉換資料來恢復內嵌的時脈資訊，而無論底層資料的動態活動狀態如何。
使用8b/10b編碼時，串列資料流程中二進位0和1之間的偏差保持在±1以內，因此訊號長期保持直流平衡。然後，必須在接收器端的資料流程上執行10位元到8位元的反向解碼，才能利用反向查閱資料表恢復原始資料。更為高效的64b/66b編碼工作原理與此相似，但開銷僅為3.125%。這種方式更為先進，可能會用於未來的JESD204發布版中。
JESD204B通道配置有效改善布局/布線
轉換器分配的JESD204B通道在系統板上無法順利路由至FPGA，且交叉對太多，非常容易受串擾的影響。許多設計者抱持著重新映射JESD204B的通道分配，是否能改善布局的疑惑。
雖然轉換器的串列通道可能由數位、字母或其他術語指定其完整鏈路的特定關係，但這種關係並非一定要保持固定不變。規範允許在初始配置資料中重新映射分配關係，只要每個通道和元件都有獨特的識別號即可。鏈路配置資料包含元件和通道識別號，可識別其操作。利用該資訊，透過縱橫式多工器，多通道發送器就可更便於重新分配任何數位邏輯串列資料至任何物理輸出通道。
雖然這只是規範許可的一個可選功能，但如果ADC供應商提供縱橫式多工器功能，可將邏輯輸出重新分配給物理輸出，那麼鏈路I/O就能重新配置為最佳順序，為布局/布線提供較大程度的便利。FPGA接收器可接收相同的初始配置資料，並改變預期通道分配，恢復資料。有了這一項功能，從一個元件到另一個元件的通道路由便簡單得多，並可獨立於晶片供應商在產品手冊中分配的初始名稱。
通道串列多點鏈路與單點鏈路轉換器的差異
JESD204B規範提供稱為「多點鏈路」的介面。它是一種連接三個或三個以上JESD204B設備的通訊鏈路。取決於轉換器的使用方式，相較於單點鏈路，這種鏈路配置在某些情況下更為有效。
例如，使用JESD204B的雙通道ADC。大部分情況下，雙通道ADC針對兩個轉換器提供單一時脈輸入。它將迫使ADC以同樣的頻率進行類比採樣。但對於某些特定的應用而言，這類元件也可能採用兩個獨立的輸入時脈，每個時脈可單獨驅動對應的ADC。如此一來，兩個ADC之間便有可能產生採樣相位差，甚至每個ADC單獨以相互不相干的頻率進行採樣。在後一種情況中，單一JESD204B鏈路上存在來自所有兩個轉換器的資料，若不採用複雜的後端FIFO方案，則無法正常工作。
該問題的一種解決方案是讓雙通道轉換器使用多點鏈路JESD204B介面，其中每個轉換器都使用各自獨立的串列鏈路輸出。然後便可針對每個ADC使用非相干時脈，且每個串列鏈路的輸出可便於單獨路由至獨立的FPGA或ASIC。多點鏈路配置還可用於將單一FPGA的多路資料流程發送至多個DAC。隨著鏈路上元件數目的增加，在多點配置中最小化元件的時脈分布偏斜將會是非常具有挑戰性的任務。
JESD204B中的確定延遲
ADC的總延遲表示其輸入一個類比樣本、處理、並從元件輸出數位訊號所需的時間。類似地，DAC的總延遲表示從數位樣本資料登錄元件直到類比輸出相應樣本的時間。通常，對這兩者都以解析度為採樣時脈週期進行測量，因為它們與頻率有關。這在原理上與JESD204B鏈路部署中描述的確定延遲的定義有所不同。
JESD204B鏈路的確定延遲定義為資料從發送器(ADC或源端FPGA)的並行幀資料登錄傳播至接收器(DAC或接收端FPGA)並行解幀資料輸出所需的時間。該時間通常以解析度為幀時脈週期或以元件時脈進行測量(圖1)。該定義不包括ADC的類比前端核心或DAC的後端類比核心。不僅兩個元件在這種延遲計算中作為函數使用，與兩個元件介面的串列資料訊號路由也將作為函數參與計算。確定延遲在多轉換器系統或多點鏈路中，可能大於或小於確定延遲，具體取決於JESD204B通道的路由長度。接收器的緩衝器延遲有助於彌補路由造成的延遲差異。
圖1 兩個互連元件的幀封裝器與去幀器之間JESD204B確定性延遲的概念示例。延遲是三個專案的函數：發射器、接收器和兩者之間的介面傳播時間
JESD204B如何使用結束位元？
JESD204B鏈路允許分配多於實際需要的資訊空間，用來發送轉換器資料和控制位元。如果某個特定轉換器或配置的資料未填滿整個空間，則以定義中的結束位填充。例如N'=16的空間大於打包後的13位元實際資料(N=13+CS=0)。該情況下，將使用3個結束位元填充未使用的資料空間(圖2)。
圖2 若轉換器僅使用13位元採樣資料，則3個結束位可用於補充N'=16的第二個8位組
結束位元是無資訊內容的偽資料位元，僅用於發射器完全填充未使用的空間。如果以重複靜態值填充結束位元，它們可能會產生干擾雜散雜訊；但也可用來代表偽隨機序列。發射器和接收器都必須根據鏈路配置瞭解這些位元不含資訊，從而接收器可便於將它們從相關資料流程中去除。
JESD204B介面如何探測MSB或LSB？
鏈路模式無問題，但在正常工作模式下發送器不發送資料。這是JESD204B介面的少數幾個缺點之一。在歷代轉換器中，低壓差分訊號(LVDS)和平行介面允許對DAC或ADC的最低有效位元(LSB)或最高有效位元(MSB)進行簡單探測/調試，檢查函數轉換器是否正在工作。
當LSB或MSB I/O進行電探測以便查看轉換器兩個方向的鏈路上是否存在正確的活動並不容易。採樣資料以通道為單位進行序列化，因此無法輕易電探測特定的加權數據位。然而，如果希望快速了解轉換器是否正在發送或接收任何有效資料，如果確實存在這些資料的話，那麼依然可以採用某些方法實現。
示波器供應商提供即時資料處理以便串列解碼8b/10b資料，並在示波器螢幕上顯示未編碼資料流程。該方法可以探測未加擾資料，確定鏈路上正在進行何種活動。
FPGA供應商提供內部探測軟體工具，透過一個USB Dongle將其與電腦相連，為系統設計人員提供一種觀察FPGA內發送和接收I/O資料的方法。另外，某些ASIC和轉換器提供內部串列回送自測模式，可用於辨認鏈路上的資料問題。
鏈路參數中計算轉換器的通道速率
如果已知轉換器、ASIC或FPGA其他關鍵參數，則使用JESD204B的系統設計人員能便於計算出鏈路的通道數或通道速率。所有基本鏈路參數都如以下公式，可以據此計算未知變數。根據計算結果，系統設計人員能在轉換器或FPGA限定的架構內選擇其他參數，改變鏈路操作(公式1)。
…………(1)
在上述公式1中：
．M：鏈路上轉換器的數量
．N'：一個樣本內發送的資訊位元的數量(包括樣本解析度、控制和結束位)
．fS：元件或採樣時脈
．L：通道數
．通道速率：單個通道的位元速率
．10/8：8b/10b編碼的鏈路開銷
例如，考慮雙通道ADC的情況時，N'=16、fS=235MHz使用兩個通道。通道速率為公式2：
............(2)
應用層提升效率配置
應用層是JESD204B提供的一種方法，允許樣本資料映射到普通規格之外。這對於某些需要傳送資料樣本尺寸不同於鏈路N'的轉換器模式而言非常有用。
使用應用層，可將鏈路上原本通道數較低或通道速率較小的低效率配置變得更為高效。發射器和接收器都需要進行配置才能理解特定的應用層，因為特定的轉換器模式可客製或針對性地對應用層進行設計。圖3顯示其中5個樣本被分配到通常僅能為4個樣本所占據的空間。
圖3 ADC應用層可將5個12位元ADC樣本重新映射到4個JESD204B N'=16樣本所用空間中，4位元額外輔助資訊可提供其他用途
使用上一個小節中的等式進行應用層計算時，需使用有效N'而非實際N'。例如，公式3的應用層示例中，雖然實際的JESD024B樣本N'參數為16，但可算出ADC樣本的有效N'，因為該例以64位元發送5個樣本。因此，NEFF=64/5=12.8。由於其他變數保持不變，通道速率將下降20%：
............(3)
JESD204B協助新系統設計
隨著JESD204B在資料轉換器市場上的不斷普及，FPGA平台上具有智慧財產權(IP)的功能有助推廣應用。雖然這項技術更為複雜，當更多工程師使用JESD204B設計新系統，未來相關討論將會繼續。
(本文作者為ADI應用工程師)